Какво проблема с този код / / /

[appu1985]

Код:

модул out2 (J, W, Y, XI, PSW, G, W1);вход [7:0] J;

вход [15:0] Y;

вход [7:0] Xi;

вход [23:0] W;

вход [23:0] PSW;тел [15:0] г;

тел [23:0] Out;

тел [23:0] Temp;

тел [23:0] temp1;

тел [15:0] Y2;

обл [7:0] к;

продукция [23:0] г;

продукция [23:0] W1;Аз цяло число;

първоначален

започвам

temp1 = 0;

приключвам

присвоите к = J;

за (I = 1; I <= K; I = I 1)

започва temp1 = temp1 (W * Y );

приключвам

присвоите ж = PSW temp1 / / Оценка на частична сума uptill сегаприсвоите W1 = (XI Y * [J]) (Y [J] * W [J]) - (Y [J] * ж);endmodule

 

[echo47]

Verilog е език на хардуер описание, а не последователно език за програмиране.Вие не може да направи-сбора на продукти в 'за' линия.Вашият модул не дори и да има часовник.

Търсене на уроци и примери за цифрова обработка на сигнала в Verilog.Сума-на продукти е обичайна операция в DSP.

 

[rberek]

Искате ли този код да се синтезира в хардуера?Ако е така, както бе посочено, ще трябва да се направи нещо драстично различен, тъй като това не е synthesizeable.

Ако искате това да бъде поведенчески код, тогава ще трябва да се постави за линия или в първоначален или винаги блок.присвоите отчети трябва да бъдат извън първоначално или винаги блок.

RB