Какво е по-добре за FPGA: Verilog или VHDL?

[kanteti]

Хай всички .... Аз съм нов в областта FPGA и този сайт. Аз съм научат нещо за FPGA. сред Verilog и VHDL, което е по-добре за FPGA. всъщност ми хареса verilog.But във Великобритания аз съм намиране на работа REQ само с VHDL. Какво е предимството на VHDL над Verilog. благодарности за отговора

 

[rectifier]

Verilog е като език на високо ниво, като C, но VHDL е като събирателен език, но по-мощен от Verilog.

 

[maksya]

Прочети, че след първата - http://www.edaboard.com/ftopic98387.html

 

[Hero]

И двата езика са езици за описание на хардуер (HDLs). Така че можете да ги използвате за синтез и симулация на хардуер. VHDL е разработен от ADA като военен HDL език по време на 80-те години за военни цели. Като реално време, език за програмиране АДА е за дълго време мъртъв и злоупотребява languge. Но VHDL е все още живеят. Verillog е по-малко мощен, но по-Comercial HDL език.

 

[hnreda]

VHDL и Verilog може да работи добре, и вие по-добре проучване и двете. можете да прочетете всеки един код writed други.

 

[yln2k2]

Здравейте, VHDL е по-structred и ststamatic langauge. Verilog е повече лесен език. Всички EDA инструменти, след като синтез те се справят по-добре, ако netlist е в Verilog. Това се дължи на основните си двигатели са разработени въз основа на Verilog. Благодаря и yln пожелания

 

[foster_cn]

няма големи разлики между Verilog & VHDL от гледна точка на дизайн. просто отидете напред, за да ги вземете.

 

[haneet]

Verilog се считат за свързани език C. Разбирателство VHDL може лесно да разбере Verilog. ESP с малко познания на C език

 

[deepa]

watever език, ние избираме, ние трябва да видите, че езикът трябва да се използва за прилагане на Уот, ние се учим и да не научат идейния проект от езика .. това помага при преминаването на всеки език по всяко време

 

[anishrai]

Като Ур в Обединеното кралство, е по-добре ф научите VHDL, макар че Verilog е по-лесно да се научат .... VHDL се използва предимно в Европа н Япония ..... но навсякъде другаде Verilog често се използва ..

 

[vinodkumar]

хай Verilog срещу VHDL винаги е голям debate.earlier, и също така е работил по тази тема и събира добра информация за this.if ф искат разликите с кодове и ще качи в понеделник.

 

[zhangpengyu]

VHDL е по-structred, като basical и Verilog е по-приятелски, като C.

 

[baonguyenpro]

VHDL език е силен тип, аз предполагам, че VHDL е по-лесно за използване. Вие изтегляне Ebook "Дизайн HDL Чип" във форума EDA E-книги, за Upload / Download Тази книга има код в VHDL и Verilog.