Какво е жизненоважно

[vcnvcc]

Vital - VHDL / Verilog иницииран Към ASIC библиотека
Но това, което е използването на това, как и защо?

Благодаря ..

 

[Sparc]

проверите това:
http://www.freemodelfoundry.com/pdf/complex_models.pdf # търсене =% 22use% 20of% 20VITAL% 20VHDL% 22

 

[Arturi]

http://justfuckinggoogleit.com/

 

[gliss]

VITAL е за VHDL, Verilog не.

 

[ivan_milutinovic]

vcnvcc написа:

Vital - VHDL / Verilog иницииран Към ASIC библиотека

Но това, което е използването на това, как и защо?Благодаря ..

 

[Guest]

http://www.doulos.com/knowhow/faq/vhdl_faq/

"Това е може би най-голямото препятствие, че много инженери хардуер лице, когато се движат на VHDL. В края на краищата, понякога е нужно да сме в състояние да опише действителното прилагане, както и резюме функционалност. Начин да се опише" физически "хардуер VHDL е да се напише VHDL модели на тези компоненти. Това се потвърждава в VHDL чрез използване на примерна. VHDL не ви позволяват да симулират физически вашия хардуер. Можете да симулира модел на този компонент в симулация VHDL. Исторически порта ниво симулация използване VHDL е е пословично бавен. Това доведе до създаването на работната група 1076,4 да се предвиди механизъм, който да осигури бърз порта симулация ниво, използвайки VHDL. Техните усилия стана известен като стандарт от жизненоважно значение. жизненоважно значение не е VHDL проблем за вас, но един продавач ЕАО / ASIC доставчик въпрос. симулатор, е от жизненоважно значение съвместими, ако извършва VITAL пакет в ядрото (това е по-бързо, отколкото симулира VITAL примитиви в пакета VITAL). Не е нужно да променяте VHDL netlist; си ASIC оператор трябва да имат жизнено съвместими библиотека все пак, за да можете да се възползвате от симулацията се ускори. Така на продавача ASIC библиотека елементи трябва да бъдат изпълнени изцяло в жизнените примитиви. "