Какво да го направя "Ако-Иначе" декларации да синтезират?

[GeekWizard]

Знам, че изявленията, при преминаване към Мултиплексори синтезира.

Какво "Ако-Иначе" или "Ако Разчети за ElseIf" да синтезират?

Благодаря.

 

[Iouri]

това е наистина зависи какво се опитвате да impliment.Имайте предвид също, когато сте implimeting състояние машина използвате случай изявление, но това не е implimentig като MUX.Можете да използвате Simplfy да видите RTL модела на вашия дизайн

С уважение,

 

[neo_chip]

когато код за комбинаторни вериги ...........ако-иначе statments най-вече да се синтезират MUX

Но Iouri заяви, че наистина зависи от това какво се опитват да приложат .............

 

[GeekWizard]

Аз съм се опитват да разберат код VHDL.

Вярвам, че тя е пореден кръг тъй като кодът се състои от вложени ако-иначе отчети в процес ", както следва: --

/ /
процес (списък-на-параметри)
започвам

IF (условие), тогава
отчети

elseif (състояние), след това
IF (условие), тогава
отчети
друг (състояние), след това
отчети

elseif (състояние), след това
.
.
.

и така нататък ......

крайна сметка, ако;
край процес;
/ /

Какви да бъдат синтезирани структура прилича?

Извинете моето невежество, но аз съм нов за това.

Thnak вас.

 

[Iouri]

Аз не съм сигурен защо ли нужда от това.Защото, ferstiveal в FPGA тя ще слезе LUT, ALUT, LE зависи какво famaly / продавач, който използвате
От друга страна, всички оператори са кодиране стил насока, където можете хващане според изявление на логическата функция, която се опитвате да impliment
На трето място syntezis инструменти като опростяване или Леонардо ви предлага възможността да видите как можете код implimets.
Например, ако взема редовно MUX можем да използваме за описанието на:
1.Ако тогава, ELSIF отчети
2.Селективна сигнал assigment се <= IN1 когато друг in2 когато ....
3.Дело изявление
Както виждате аз отбележи има начини на implimeting MUX (може да бъде не по-експерт), но това е долната граница ще бъде точно същата сума на средствата и ще направя точно същата функция.Но кодиране стил е напълно различенУспех!С уважение,Iouri

 

[Gunship]

В VHDL, ако-тогава иначе се произвежда piority енкодер.Случаят изявление
произвежда прост MUX.

Gunship

 

[sarath51]

приоритет енкодер

 

[tkbits]

ако-elseif с часовник случай синтезира в регистър, или вериги с регистър компоненти.(Например, смяна регистри и броячи.)

ако-elseif без часовник събитие и липсващите задачи за някои случаи - синтезира с капаче.

ако-elseif без часовник събитие и задача за всеки случай - да се намалява Булева логика.

Следният код (когато е се определя във всеки случай)
Код:

ако = '1 'после

F <= W;

elseif B = "1" и след това

F <= X;

elseif в = "1" и след това

F <= Y;

в противен случай

F <= Z;

крайна сметка, ако;

 

[pahol]

Той е до вашия код.
Повечето от комбинация схема трябва да се мултиплексор приоритет.
Но за DFF, може би даде възможност на DFF или проучване или др

 

[snake_eyes]

Theoratically всички тези дискусии са верни.Но както казах "theoratically" ...
Ако използвате приличен инструмент sysnthesis, тя ще се оптимизира логика в един много добър начин.Така можете да видите някоя част на логиката, осъществени като MUX и някои могат да бъдат както preority енкодер.
Инструментът основно минава през вложени ако tatements и generatlly се опитва да постави на веригата за оптимизиране на времето.В този процес, той използва всички комбинации на MUX и възхвала или дори просто порти, за да се гарантира, че логиката е най-кратки срокове.
следователно, ако виждате края дизайн spitted от синтеза на инструмент; бъдат готови за удар!

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Усмивка" border="0" />

 

[JetSet]

sarath51 написа:

приоритет енкодер