Какви са стъпките за тест AT-СКОРОСТ?

[feel_on_on]

1. си в скорост на изпитването трябва да се осигури висока честота часовник от ATE? промяна часовник (бавно часовник) и улавяне часовник (най-бърз часовник) и двамата трябва да бъдат осигурени от ATE? 2. Или пък поставете IP и вътрешен контрол PLL за улавяне часовник, а след това ... ATE само часовник бавна смяна? Надявам се да получим отговор от Вас.

 

[rjainv]

Мисля, че 2. начин е правилното нещо да направя. ATE има аа максималния лихвен процент на ръб, вариращи от 200-500MHz, в зависимост от разходите на тестер.

 

[senfunn]

AT-SPEED тестване изисква Logic дизайн на часовника пътеката, свързани с вериги за програмиране на броя на импулсите на часовника, необходими за залавянето фаза. Тя може да бъде регистър ориентираното програмиране. Програмирани стойности се използват за вътрешни PLL часовник стробирането клетки за необходимия брой импулси порта. Стъпки обикновено следват: 1. По време на Shift-във фаза, програмиране стойност е изместен с право на контрол, се регистрира, чрез проектиране с увреждания комбинационни път. 2. По време на Capture фаза, програмираната стойност се използва за gate-on/gate-off вътрешни часовници за необходимия брой цикли. 3. Резултатите се измества на.

 

[eternal_nan]

Като цяло, ATE, които могат да предоставят> 400MHz часовник са много скъпи, така че хората са склонни да използват по-умре PLLs да осигури висока скорост улавяне часовници (обикновено само два часовника импулси на улавяне).