Каква е разликата между "стимул" и "модел"?

[cnlionking]

един много основен въпрос мандат, но често се смесва.
като за Verilog на systemverilog проверка,
Моето разбиране е стимул обикновено съдържат сделки карам на DUV,
и модел не само съдържат задвижвани сделки, но и за responseChecker DUV.Но в действителност изглежда не прави разлика.

 

[bapodradhairyab]

Какво искаш да кажеш с реалността тук??

това определено са направени за тях диференциация проверка гледна точка само ....

когато реалността идва всичко е само входове и изходи за комбинаторен или последователно вериги ....

 

[skyfaye]

Стимул и модел, за мен са просто същия срок.Но само за вход (водач), а не на изхода (Checker).