КРС

[balasub]

Здрасти,
Някой кодирани ecrc блок използвани в PCIe?

 

[sree205]

http://www.easics.com/webtools/crctool

използвате този сайт за генериране на код в verilog или vhdl за изпълнение на КРС.

още постове КРС, когато се обсъжда

http://www.edaboard.com/viewtopic.php?t=145208&highlight=crc

http://www.edaboard.com/viewtopic.php?t=265738&highlight=crc

http://www.edaboard.com/viewtopic.php?t=119359&highlight=crc

 

[balasub]

Здрасти,
Благодаря за насоки ...

Направих създадете КРС рутинни ..
Сега проблемът е, когато изпращате данни раздут с КРС приемника се съобщава CRC грешка.

Как да трасирате това?

Аз съм тип остана ...

 

[FvM]

Да не би да е, че приемника просто използва друг CRC алгоритъм (различен полином или допълнителни параметри)?

Трябва да се анализират данните, с известни правилното КРС да разберете използвания алгоритъм.Разбира се тя може да бъде и грешка в изпълнението.Можете да използвате един от уеб КРС калкулатори, свързани например в Уикипедия да проверите КРС резултати.

 

[sree205]

Ако приемем, че имате данни ширина от 32 в предавателя и още 8 бита CRC битове раздути, можеш ли да ми кажеш как се прави проверка на приемника страна?

 

[balasub]

Здравей sree,
тук 32 битов КРС се използва за данни широчина 32.

Ползвам защитено кода на приемника side.So имам не видимост.

Но това трябва да се съобразят с спецификационен оттам Предполагам проблемът трябва да бъде в моя край.

Смисълът на път да генерирам КРС (аз съм за кодиране с уважение към Spec твърде).

Така че просто трябва да трасирате си код и не сте сигурни, че един по-добър начин да направите това.Добавени след 46 минути:Основно съм търси ecrc / lcrc чек за PCIe ...

 

[sree205]

Ако смятате, че проблемът може да бъде вашата цел, са проверени и паралелното КРС енкодер верига, която се използва със сериен LFSR?ако
аз не
съм сбъркал, той
ще вземе същия брой цикли часовник като степента на Ур полином

ако и да, мога да публикувате серийния КРС код, ако U предоставят на полином

 

[balasub]

Здрасти,
Използвам 32 битов КРС, чиито полином е 04c11db7

 

[sree205]

Модулът CRC (clk, нулирате, DIN, checksum);

вход clk, нулиране;
вход DIN;
изход [31:0] checksum;

телени [31:0] checksum;

рег. [31:0] съгласно;Винаги @ (posedge clk или negedge нулиране)
ако (! нулиране)
съгласно <= 32'b0;
в противен случай
започвам
съгласно [0] <= съгласно [31] ^ DIN;
съгласно [1] <= съгласно [0] ^ съгласно [31] ^ DIN;
съгласно [2] <= съгласно [1] ^ съгласно [31] ^ DIN;
съгласно [3] <= съгласно [2];
съгласно [4] <= съгласно [3] ^ съгласно [31] ^ DIN;
съгласно [5] <= съгласно [4] ^ съгласно [31] ^ DIN;
съгласно [6] <= съгласно [5];
съгласно [7] <= съгласно [6] ^ съгласно [31] ^ DIN;
съгласно [8] <= съгласно [7] ^ съгласно [31] ^ DIN;
съгласно [9] <= съгласно [8];
съгласно [10] <= съгласно [9] ^ съгласно [31] ^ DIN;
съгласно [11] <= съгласно [10] ^ съгласно [31] ^ DIN;
съгласно [12] <= съгласно [11] ^ съгласно [31] ^ DIN;
съгласно [13] <= съгласно [12];
съгласно [14] <= съгласно [13];
съгласно [15] <= съгласно [14];
съгласно [16] <= съгласно [15] ^ съгласно [31] ^ DIN;
съгласно [17] <= съгласно [16];
съгласно [18] <= съгласно [17];
съгласно [19] <= съгласно [18];
съгласно [20] <= съгласно [19];
съгласно [21] <= съгласно [20] ^ съгласно [31] ^ DIN;
съгласно [22] <= съгласно [21] ^ съгласно [31] ^ DIN;
съгласно [23] <= съгласно [22];
съгласно [24] <= съгласно [23];
съгласно [25] <= съгласно [24] ^ съгласно [31] ^ DIN;
съгласно [26] <= съгласно [25];
съгласно [27] <= съгласно [26];
съгласно [28] <= съгласно [27];
съгласно [29] <= съгласно [28];
съгласно [30] <= съгласно [29];
съгласно [31] <= съгласно [30];
приключвам

присвоите checksum = съгласно;

endmodule

даде сериен въвеждане на данни и да проверите след 27 часа импулси и да ме уведомите, ако тя работи.
Надявам се, че не
съм наред

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Усмивка" border="0" />

 

[balasub]

Здравей sree,
Опитах се, но това все още не съм сигурен ... само новите дизайн ..
може и след Ур testbench за това ...

благодарности!

 

[OutputLogic]

Там е онлайн инструмент, който може да генерира КРС Verilog и VHDL код.Това
е на http://outputlogic.com

Надявам се, че помага