Йерархия на SystemC вградени в Verilog

[gerdemb]

Аз съм едва сега започват да работят съвместно с симулира Verilog и SystemC в VCS и имам един основен въпрос.Ако аз замени Verilog модул с модел SystemC със същата йерархия мога да продължи да използва всички Verilog кръстосани препратки, които модул изучен в Verilog?

Например, ако аз замени Verilog модул ехидна с версия SystemC с точно същия йерархия, би test1 и test2 задачи работят или да имат достъп само до изводите на модула?Какво става, ако поставените задачи бяха променени, за да сили (т.е. сила adder_0.foo 1'b0).

Благодаря за всяка помощ!

Наздравици,
Бен

модул EXU (...);
...
ехидна adder_0 (...);
test1 = adder_0.foo;
test2 = adder_0.dff_0.Q;
endmodule

модул ехидна (...);
тел Foo;
dff dff_0 (...)
endmodule

модул dff (...);
...
тел Q
endmodule

 

[xuanzhu]

Мисля, че не мога да го направя, защото когато правиш съвместно симулация, VCS създава обвивка, която включва само пристанище сигнали за systemc модул, и можете да осъществите достъп до пристанищата на модула.Въпреки това, можете да построите Debug някои пристанища в SC модул и свързването им с вътрешния сигнали.