Интересно съмнение

[srisrisri]

Здравейте всички,

Аз съм изправена пред проблема с тип масив от масив.по-долу
Аз дадох опростена версия на проблема

- пакет my_pak
Тип my_typ1 е Array (от 0 до 1) от std_logic;
Тип my_typ2 е Array (от 0 до 1) от my_typ1;

- лице декларация
използване work.my_pak.all;

лице ....
порт (
out_put: изложени my_typ2;
....);
края лице;

проблема тук е, след като синтез, генерирани
netlist е като пристанище по този начин.

out_put: std_logic_vector (3 downto 0);

Някой може да ми ясно, че да, по който начин на пристанището
бита са пренаредено.И още нещо е един
синтез инструменти има пристанище като (3 downto 0) и
друго е, че като (от 0 до 3).може ли някой как по езда
така че ние може да има пристанището в същия начин, както тази на
оригиналния код, така че същото стенд за изпитване може да се използва
без никаква промяна.

с топла връзка,
Srisrisri

 

[stevepre]

Това е друг очевиден пример защо VHDL наистина гадно.

За netlist, трябва да го третират като реален хардуер.За реален хардуер, там не може да бъде всеки един от този вид въображаемо данните структура.Мисля, че това е така, и всички инструменти, така че ... мисля, че затова ще получи нищо освен един масив.(в verilog netlist, Вие ще получите (3:0))

Той винаги
е голям проблем с VHDL, когато правиш gatelevel симулация, особено когато сте кода ви вход / изход пристанището по такъв начин.Не инструменти може да се поддържа една и съща структура, когато става въпрос за netlist.

Сега можете да си представите, ако се опитате да направите RTL до порта официална проверка, колко болезнено е, когато има такова нещо.Дори и пристанището име ще карам си луд, да не говорим за всички тези вътрешни регистри, които да използвате bus.req, bus.data, .... bluh bluh bluh ...

Все още не знам защо хората все още се придържат към VHDL.

За съжаление .... не може да помогне .....

 

[srisrisri]

Здравей stevepre

след като се опитва за Synplicity и FPGA Express, дадох опитам за обобщение DA.Интересно е да установи, че чрез един от по-долу променлива (аз не знам точно кой), която можем да пристанището в начина, по който в него е в оригиналния код.

vhdlout_preserve_hierarchical_types = "Потребител";
vhdlout_single_bit = "Потребител";

така че мисля, че не е проблем с VHDL, но с този инструмент ще използвате.чрез определянето на някои опция в Synplicity и FPGA изразят Надявам се да можем да получите желания резултат.

Аз ще бъда много greatfull ако има такива специалисти, които са използвани тези средства да ми каже какво да настроите опциите

с уважение
srisrisri