Имаме ли нужда да се симулира след синтез Verilog файл?

[arunjatti]

Имаме ли нужда да се симулира след синтез Verilog файл? Ако да, как?? В кой инструмент трябва да симулира това, защото, когато Im симулиране на V файл в Xilinx показва грешки?? В Xilinx само, че трябва да добавите всеки свързана библиотека на проектиране на компилатора благодарение Адванс Арун

 

[asicganesh]

Вие ще трябва на Xilinx примитивни библиотеки като unisim и simprim библиотеки ... изтеглите и инсталирате simprim библиотеки от Xilinx уебсайт ... Мнение синтез XST ще генерира файла на Verilog с всички примитиви порта на ниво и SDF файл ... ги използват, за да се направи след синтез симулация, STA ...

 

[aravind]

Използвайте DC-FPGA компилатор ИЪ синтез Xilinx за вашия проект. Симулацията е трябва, дори и след синтез. Ако не искате да се направи функционална симулация от modelsim и и VCS / / NC-SIM. U може да отиде за формална проверка от каданса на LEC или SNPs формалност ... Аравинд Благодарение

 

[asicganesh]

можете да се използва modelsim или ncsim за извършване на ДАТ или GLS

 

[aravind]

Asicganesh ... ДАТ не се извършва от ncsim или modelsim .. Не се пускат невярна информация ... Благодарение Аравинд научноизследователска

 

[asicganesh]

Ами сега! Съжалявам, използвайте PT за благодарение на на ДАТ Аравинд за корекция

 

[arunjatti]

Здравейте на всички, Благодаря ви за вашите отговори, Im в ASIC, проблемите с V файлове, генерирани с SNPs DC, искам да се симулира файл, за да се провери функционалността на дизайна, след като е съпоставена с 180 Nm библиотека, взех едни и същи. V файл и симулирано в Xilinx, но това не е симулирана, така че, където трябва да се симулира този файл, той се показва грешка в Xilinx ... Im в състояние да се провери. V файл, трябва да се провери това. V файл така че мога да отида за поставяне и маршрутизация Благодаря в аванс Арун

 

[no_mad]

Hi aunjatti

проблемите е с файла V, генерирани с SNPs DC, искам да се симулира файл, за да се провери функционалността на дизайна, след като е съпоставена с 180 Nm библиотека, [/ цитат] Вие не можете да използвате това. V файла. Защото ти са синтезирали си Verilog RTL библиотека ASIC и сега се опитва да симулира в FPGA среда (Xilinx). FPGA ИЪ и ASIC неограничено, са две различни ИЪ технология. Единственият начин да се симулира синтезира верига е използването Verilog симулатор да го симулират. Така, основен принос за околната среда на Ур симулация са на 180nm технологии неограничено, synthesixed верига (V) и Ур testbench,. Вашият Verilog симулатор може да бъде VCS, NCverilog, ModelSim или VerilogXL. Късмет.

 

[ljxpjpjljx]

Да, трябва да въведете вашето netlist, с един симулатор: modelsim, ncsim, VCS!

 

[pini_1]

Да. Препоръчително е да се уверете, че синтез е наред. Можете също да използвате, ако дизайнът не е твърде голям, безплатен симулатор на Икар. Много примери в http://bknpk.no-ip.biz А например Verilog след синтез, с помощта на Xilinx и Икар, е в http://bknpk.no-ip.biz / LEON / AHB_APB_leon, / AHB_APB_verilog.html

 

[VLSIDesigner]

В ASIC дизайн, Icaus Verilog просто изпълнява RTL симулация, не можех да направя GLS с времето закъснение. Вие трябва да използвате щепсел в инструмент за интегриране на "Икар", напр. iSDF Plug-In, но твърде стара версия!