Изпълнение Synthesizable Десетични Arithmatic в Verilog

[appu1985]

Как да се прилагат в знак след десетичната arithmatic Verilog, която е synthesizable ..

 

[kishore2k4]

Просто използвайте нормалните оператори аритметична на разположение в Verilog.Ако сте запалени по информация на ниско ниво се провери на книга, озаглавена "Verilog HDL Синтез - Практически грунд".Тя е отличен източник за synthesizable Verilog.Както винаги правя своя собствена тестване с проста работа и гледам на синтезираните схеми RTL за твърди разбиране.

 

[appu1985]

Мога ф ми предостави книгата.
Бях го правиш с нормална оператори, но това не е синтезирането

 

[sawaak]

Здрасти,
проверка на следния линк за книгата

http://www.edaboard.com/viewtopic.php?t=97372&highlight=verilog hdl synthesis practical primerблагодарности
sawaak

 

[Guest]

можете да използвате " - *" в Verilog кода

и използването designware при синтезирането на дизайна.

DC ще ви помогне да ги прилага.appu1985 написа:

Как да се прилагат в знак след десетичната arithmatic Verilog, която е synthesizable ..

 

[echo47]

Здравейте appu1985,
В друго съобщение, което каза: "знак след десетичната запетая" (цяло число), когато наистина означава "истински" (с плаваща запетая).Което значи тук?