Използване на модул Verilog в VHDL

[tdesigner]

Dear All,
Как мога да instansiate Verilog един модул в моя код VHDL?
Благодаря на всеки един: Г.

 

[echo47]

Ако използвате Xilinx XST вижте "XST Ръководство за потребителя", глава "Смесени Език Подкрепа", раздел "инстанциира Verilog един модул на VHDL Дизайн".

 

[Dylan01]

? Инстанциира Verilog модул в VHDL инстанциира е като всяко друго лице, VHDL.трябва да следват правилата, като VHDL ширина / тип съвпадение.VHDL, защото няма да се разшири / пресечен и сигнал за разлика от verilog.Also Verilog модул трябва да се събират в библиотеката, преди съставянето VHDL.In VHDL компилация последователност е важно.

използвате порт карта за инстанциира модул
Пример
vlgm модул (A, B, C)

архитектура
започвам
i1: порт vlgm карта (а => vhd_a, B => vhd_b, с => vhd_c)

vhd_c vhd_a vhd_b сигнали в областта на архитектурата VHDL.