За DFT въпроси

[horzonbluz]

Аз съм вършат DFT потока на чип ниво.Аз не знам как да се ограничават PLL контролер.
По-долу ми е в затвора за PLL контролер
set_dft_signal-hookup_pin (CLOCKGEN / SYS_MUX / Y) \
-pllclocks (CLOCKGEN / i_pll_analog / CLK_OUT) \
-ateclock XREF \
-test_mode_port XTEMD \
-ctrl_bits [0 CLOCKGEN / TEST_MODE 1]
Но тя има предупреждение: непозната команда "0".
Кой може да ми кажете как да се ограничават PLL контролер?

 

[santhosh007]

horzonbluz написа:

Аз съм вършат DFT потока на чип ниво.
Аз не знам как да се ограничават PLL контролер.

По-долу ми е в затвора за PLL контролер

set_dft_signal-hookup_pin (CLOCKGEN / SYS_MUX / Y) \

-pllclocks (CLOCKGEN / i_pll_analog / CLK_OUT) \

-ateclock XREF \

-test_mode_port XTEMD \

-ctrl_bits [0 CLOCKGEN / TEST_MODE 1]

Но тя има предупреждение: непозната команда "0".

Кой може да ми кажете как да се ограничават PLL контролер?

 

[sunilbudumuru]

Здравей приятел,

ATEclk и refclk двамата трябва да се определи като тип ScanClock и тип осцилатор.

set_dft_signal огледалата съществуващите \
тип ScanClock-Port ATEclk \
-времето [Списък 45 55]

dc_shell> set_dft_signal огледалата съществуващите \
тип осцилатор-Port ATEclk

и тогава, и даде следното additionla превключватели.

set_dft_signal-hookup_pin (CLOCKGEN / SYS_MUX / Y) \
-pllclocks (CLOCKGEN / i_pll_analog / CLK_OUT) \
-ateclock XREF \
-test_mode_port XTEMD \
-ctrl_bits [0 CLOCKGEN / TEST_MODE 1] \
тип осцилатор \
огледалата
за съществуващи

Това може да работи.Pls.споделите с нас, ако то работи или не.

С уважение,
Sunil Budumuru

 

[horzonbluz]

Можеш ли да го обясня по-ясно?
Използвам TEST_MODE сигнал за контрол на сигнала на моя PLL контролер.
Когато TEST_MODE = 0, продукцията на моите PLL контролер CLK_OUT.
Когато TEST_MODE = 1, на изхода на моя PLL контролер TST_CLK.

 

[sunilbudumuru]

Добре,

Ако аз
съм вярна, предполагайки, не работи върху най-бързо изследване.А и просто искам да заобиколите PLL контролер за нормално DFT вмъкване.Ако това е положението нещата ще бъдат по-лесно.

Допускания, TST_CLK е toplevel пристанище.

При разработването на DFT скрипт самата Добави MUX при изхода на администратора и по време на НКХЖ тест, TESTMODE ще бъде 1 и можете да имате TST_CLK като твоя SCANtest часовник.И по време на МЕНИДЖЪРИ режим TESTMODE ще са 0 и вие ще имате ФУНКЦИОНАЛНО часовник, CLK_OUT.

След като прочетете вашия дизайн в DFTC, добавете този скрипт.(Моля, потвърдете Ур MUX функционалност от Ур LIB и при необходимост да променя сценария съответно)
################################
current_design TOP
# # # Поеми мултиплексор от LIB
create_cell mux_for_bypass_pll [get_lib_cells slow/MX2X1]

# # # Залегнете клетката към която PLL часовник продукция (CLK_OUT) е свързан.
get_cell XYZ

# Изключвате PLL Часовник мощност нето
disconnect_net CLK_OUT [get_pins XYZ / CK]

# Направи правилното връзки
connect_net CLK_OUT [get_pins mux_for_bypass_pll / A]
create_net A
connect_net A [get_pins mux_for_bypass_pll / Y]
connect_net A [get_pins XYZ / CK]
connect_net TST_CLK [get_pins mux_for_bypass_pll / B]
connect_net TEST_MODE [get_nets] [get_pins mux_for_bypass_pll / SEL]
връзка
############################################

след като е направено, добави това на правилното място на Ур скрипт.

set_dft_signal огледалата existing_dft \
-hookup_pin [get_pins mux_for_bypass_pll / Y] \
тип ScanClock \
-Port TST_CLK \
-времето [Списък 45 55]Надявам се това решава проблема.

С уважение,
Sunil Budumuru.
Последно редактирано от sunilbudumuru от 17 декември 2008 10:58; редактирано 1 път общо

 

[horzonbluz]

HI, sunilbudumuru.Имам модифицирани ми скрипт файл в зависимост от вашите съвети.
Но предупреждението е все още същата, както преди.

 

[sunilbudumuru]

Pls ако потвърдите Ур работни onSCAN inseriton за @ бързоходният тестване.

-SunilBДобавен след 12 минути:Здравей приятел,

За да обясни ситуацията, по-ясни, от Pic (приложен), и да има часовник делител (в твоя случай PLL).Ако вашият дизайн изглежда по същия начин, и направи, както е упоменато в разтвора част на закрепване.2-ра за закрепване на mux да се свържете с вашата TST_CLK).

Ако някоя от другите спецификации на часовника, контролиращо страна, PLS да ни уведомите.
Съжаляваме, но трябва да имате за вход, за да видите тази закрепване

 

[horzonbluz]

Да,
моят дизайн вашата снимка, както е описано.Просто използвайте този тип метод за контрол на моя часовник изложени на PLL и моят тест часовник.

 

[sunilbudumuru]

Здравей приятел,

Този радвам да чуя tht той помогна.

С уважение,
Sunil Budumuru.