B
Bulma
Guest
Hi всеки Проверка инженерите! Наскоро се опитват нов метод в писмена форма Testbench. Вместо да напусне Reg / Array контрол вътре всеки модул, аз нося всички тях, да останат заедно извън топ модул за ядрото (, за да спаси MEM и да го правят да изглежда като ASIC - MEM извън престой). Във всеки модул ще получите информация от връзка към TBmem. Но проблемът е, да я изпълнява много по-бавно (140%)! Всеки един има някаква идея защо ... ?