T
trurl
Guest
Здравейте, Може ли някой да каже защо следния код не могат да бъдат синтезирани? Xilinx казва, не могат да бъдат синтезирани сигнал съгл. [Код] библиотека IEEE, използването IEEE.STD_LOGIC_1164.ALL, използване IEEE.STD_LOGIC_ARITH.ALL; лице Mac Port (IN1: подписани (11 downto 0); IN2: подписан (11 downto 0); CLK: в std_logic; RST: std_logic; ACC: подписан от (23 downto 0)); края на Mac, поведенчески архитектура на Mac е сигнал продукти, рег.: подпис (23 downto 0), да започне процес (CLK, RST, IN1, IN2) променлива сума: подписан (23 downto 0); започне про