Защо логически порта не работят в този кодекс?

[priyaphule]

Здравейте, имам се развие един тест съвет за CPLD xc95288xl сега, когато аз съм с стандарт порта ANDTEST код лице е Port (A: в std_logic; B: в std_logic; Y: Няма std_logic); End ANDTEST; архитектура поведенческа на ANDTEST е сигнал YTEST: STD_LOGIC; започне процес (A, B) Започнете YTEST

 

[brmadhukar]

ако симулация мнение годни е правилно, вие трябва да получите правилното изход. проверка на хардуера, също така (е за отр логика?) в точка 7.1, то прилича на някои основни порти не се прилага адекватно, PLS да ме информирате, ако получите около проблема.

 

[echo47]

Подобно обсъждане. Вижте Xilinx връзка. http://www.edaboard.com/viewtopic.php?t=125334

 

[wolfheart_2001]

FPGA съм да карам много ток, така ако Ур доведе ярко осветяване на много очаква U обратна на cathod, на мястото на анод, така че обратно Ур и лесна U ще получите правилното поведение на и порта (просто да се грижи за да се свържете подходящ резистор серия с LED) късмет