Запазване на модули, по време на синтеза в RTL Състав

[ryodan_2004]

Имам часовник генератор в моя дизайн, състоящ се от някои каскадно инвертори. Въпреки това, по време на синтеза инструмент изтрили / игнорира повечето от инверторите, които неправилно прилагане на хардуера. Всеки скрипт команда, RC, за да се запази модул генератор часовник? TIA

 

[jbeniston]

Опитайте: вярно намерите / subdesign mod_name set_attribute preserve_module]

 

[FvM]

Отчетените поведение може да се намери с някоя HDL компилатор, защото се изисква да се сведе до минимум логиката. Ring осцилатори се считат за безполезни закъснения. Атрибути по-долу синтез се работи с "Алтера" Кварт, но трябва да се помогне с други компилатори. Ако не, да се консултира с ръководството за специфичен синтаксис. Като алтернатива на синтез атрибути в HDL също инструмент специфичните ограничения могат да бъдат използвани. [Код] / / синтез атрибут да водят комбинационни сигнали в Verilog тел my_wire / * синтез държат = 1 * / / / Verilog (* държат = 1 *) тел my_wire / / Verilog-2001 - синтез на атрибут, за да поддържа комбинационни сигнали в VHDL сигнал my_wire: малко, атрибут syn_keep: булев; атрибут syn_keep на my_wire: сигнал е вярно; [/ код]

 

[pete_lu]

/ / Synopsys dc_script_begin / / set_dont_touch {instance_name} / / synopsys dc_script_end Мисля, че това е най-лесният начин да запазите вашето инвертори.