Задължение цикъл на референтната / делач часовници в PLL

M

mr_chip

Guest
Здравейте всички,

От това, което виждам в различни PLL дизайн, типичен N-делач изход часовник (както и референтния часовника, в случай, това
е разделена на R Counter от quarz) има задължение цикъл на прибл.20-25%.Каква е идеята зад това?

Единственото нещо, което ми идва на ум е, че спектъра разлики в сравнение с 50% мито цикъл, може би това помага срещу нежелано смесване,
т.е. чрез субстрат течове
др Но когато погледна FFTs на часовниците с 20% и 50% dyty цикли , това не изглежда толкова ясно за мен ..

 

Welcome to EDABoard.com

Sponsor

Back
Top