M
munchies
Guest
Аз съм с VHDL и искам да се въведе закъснение, преди да зададете два сигнали са равни. Моето мислене е на един бутон, което се движи от всички нули или нулев проводник, искам да взема сигнал от след х размер на clk_cycles. Възможно ли е? Моят въпрос е, че моя дизайн е извеждането на боклуци данни, преди всичко на коректни данни се разпространява чрез нея напълно, искам да присвоите изход до нула или нула до закъснение на разпространението е пълна. Възможно ли е? Благодаря ви за всяка помощ или дискусия.