Забавяне модели в VHDL

[voho]

Здравейте всички,

Нека да знаем вашето мнение

<img src="http://www.edaboard.com/images/smiles/icon_exclaim.gif" alt="Удивителни" border="0" />
Забавяне лице е

родови (vartime: цяло число);
Port (strobe_delay_in: в std_logic;
strobe_delay_out: изложени std_logic);
цел забавяне;

архитектурата поведенчески забава е

започвам

strobe_delay_out <= транспорт strobe_delay_in след vartime;края поведенчески;Бих искал да примери този модул в различни части на моя VHDL, което мога да направя това

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Въпрос" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Въпрос" border="0" />

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Идея" border="0" />

Inst_delay1: забавяне PORT КАРТА (
strobe_delay_in => DStrue,
vartime => 35ns,
strobe_delay_out => DStrue_delay);<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Идея" border="0" />

Inst_delay2: забавяне PORT КАРТА (
strobe_delay_in => DStrue,
vartime => 60ns,
strobe_delay_out => DStrue_delay);
...........................

отношение на: моля:

 

[r_e_m_y]

Здрасти,

с този код, можете сигнал DStrue_delay се задвижва от два сигнали, аз не мисля, че може да се съберат това.

пробвайте следното:

Библиотеката IEEE;
използване ieee.std_logic_1164.all;
използване ieee.std_logic_arith.all;

Обект транс е
края трансевропейската;

архитектурата поведението на трансевропейските е

сигнал бързо: булевото: = вярно;
сигнал DStrue, DStrue_delay: std_logic: = "0";
сигнал DStrue_fast, DStrue_slow: std_logic: = "0";

започвам

- Stuimuli за стенд за изпитване
Бързо <= транспорт не бързо след 1 нас;
DStrue <= транспорт не DStrue след 100 NS;

- Транспортни алгоритъм
DStrue_fast <= транспорт DStrue след 35 НС;
DStrue_slow <= транспорт DStrue след 60 НС;
DStrue_delay <= DStrue_fast когато бързо иначе DStrue_slow;

цел;<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Подрямване" border="0" />