Дъмпингов памет от Verilog да VHDL

[karper1986]

Моля да ми помогне в превода на тези от Verilog да VHDL

Задачата dump_dmem;
Аз цяло;

fdmem0 цяло число;
fdmem1 цяло число;
fdmem2 цяло число;
fdmem3 цяло число;
fdmem4 цяло число;
fdmem5 цяло число;
fdmem6 цяло число;
fdmem7 цяло число;

рег. [31:0] dmemw0;
рег. [31:0] dmemw1;
рег. [31:0] dmemw2;
рег. [31:0] dmemw3;
рег. [31:0] dmemw4;
рег. [31:0] dmemw5;
рег. [31:0] dmemw6;
рег. [31:0] dmemw7;

започвам

fdmem0 = $ fopen ( "FFT_DMEM0_DUMP);
fdmem1 = $ fopen ( "FFT_DMEM1_DUMP);
fdmem2 = $ fopen ( "FFT_DMEM2_DUMP);
fdmem3 = $ fopen ( "FFT_DMEM3_DUMP);
fdmem4 = $ fopen ( "FFT_DMEM4_DUMP);
fdmem5 = $ fopen ( "FFT_DMEM5_DUMP);
fdmem6 = $ fopen ( "FFT_DMEM6_DUMP);
fdmem7 = $ fopen ( "FFT_DMEM7_DUMP);

за (I = 0; I <(

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Охлаждам" border="0" />

; I = I 1)

започвам
dmemw0 = memory0.memory ;
dmemw1 = memory1.memory ;
dmemw2 = memory2.memory ;
dmemw3 = memory3.memory ;
dmemw4 = memory4.memory ;
dmemw5 = memory5.memory ;
dmemw6 = memory6.memory ;
dmemw7 = memory7.memory ;

$ fdisplay (fdmem0, "% г \ н", dmemw0);
$ fdisplay (fdmem1, "% г \ н", dmemw1);
$ fdisplay (fdmem2, "% г \ н", dmemw2);
$ fdisplay (fdmem3, "% г \ н", dmemw3);
$ fdisplay (fdmem4, "% г \ н", dmemw4);
$ fdisplay (fdmem5, "% г \ н", dmemw5);
$ fdisplay (fdmem6, "% г \ н", dmemw6);
$ fdisplay (fdmem7, "% г \ н", dmemw7);
приключвам

$ fclose (fdmem0);
$ fclose (fdmem1);
$ fclose (fdmem2);
$ fclose (fdmem3);
$ fclose (fdmem4);
$ fclose (fdmem5);
$ fclose (fdmem6);
$ fclose (fdmem7);

приключвам
endtask

Благодаря много.