Дизайн разминаване след синтез

[tok47]

Здравейте всички,Аз съм начинаещ в дигитален дизайн.Това е първият път, когато използва синтез инструменти.Така че, hopelly въпроса ми не е глупав въпрос.

В моя проект, аз съм се използва комбинация логика плюс капаче с капаче за данни.Той работи доста добре в Verilog ми симулация.Но, за симулация, че използването на дизайн, след като синтез, че не работи като това, което получавам в Verilog симулация.В LATCHING данни да се превключва.

Преди това бях с флип флоп в моя проект.Но, поради забавяне от страна на данни, така че аз винаги получаването на погрешно LATCHING данни.

Това е общ случай, когато веригата след синтез не е крос мач на Verilog поведение?

Благодарностиrdgs
ГГ

 

[firewire2035]

синтез е доста надежден сега, освен ако Вашият кодиране стил е много зле.

шансовете са ви врата настройка на ниво симулация не е правилна, то могат да бъдат нулирани или времеви стъпка.

 

[tok47]

Има ли някакви златни кодиране стил, който винаги може да се уверите, че часовник се сменя след като данните готови за тригер?

 

[kaustubh]

Имало ли е setupt / задръжте време нарушения след синтез?
аз

 

[linuxluo]

Здрасти,
1.първо пеят формалност или conformal да се докаже срещу RTL netlist е ОК
2.които не използват sdf да netlist симулация

 

[sumit_techkgp]

Здравейте, това е често срещано поведение.Симулацията RTL е 0-забавяне симулация, докато netlist симулация е закъснял симулация.Така че, когато незабавно да влезе в картината на тези вид probs са спазени.За да ги избегне U необходимостта да се гарантира, че тези probs dosent възниква при проектирането, т.е. в RTL.Промяна на вашия RTL (за предпочитане едно капаче с капаче на коректни данни дори и ако има известно забавяне по пътя на сигнала).Това ще решите проблема си.