Дизайн без проверка

[verilog_work_group]

Това ли е възможно да се изработи witout използване modelSim?

 

[choonlle]

Видях ЗОП дизайн без modelSim в проектирането FPGA.това е възможно, но трябва да има много опит

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Усмивка" border="0" />

 

[deepu_s_s]

Ур дизайн трябва да отговарят на изискването Ур.по време на синтеза на ф ф да намерите време да отговарят на времето изисквания или не.но ф арго Ур проверите очаква, без функционална проверка.Coz всеки не е съвършен.следователно тя винаги preferbale да направя за кодиране на първо място в modelsim и по-късно синтезират Ур дизайн

благодарности и отношение
Дийпак: D

 

[sachingorkhe]

Възможно е за малки дизайн, които са предназначени за комбо логика.
Но това не е възможно за големи проекти като много логика в дизайна, които трябва да следват времето / мястото ограничения.

 

[babaship]

Ya, но използването Qu (до) rtus II