Големи I / P Bandwidth Сигма-Делта ADC

C

chanchg

Guest
Здравейте всички,

Е е възможно да се изработи Зиг-Дел ADC (вероятно преминаването основава капачка) със следните очила?

1.I / P Сигнал Bandwidth = 2.2Mhz
2.Процент на реализации = 8MHZ
3.Линейност = 16 късче

Процесът 0.13u TSMC или 0.18u TSMC.

С уважение,
Chanchal

 
chanchg написа:

Здравейте всички,Е е възможно да се изработи Зиг-Дел ADC (вероятно преминаването основава капачка) със следните очила?1.
I / P Сигнал Bandwidth = 2.2Mhz

2.
Процент на реализации = 8MHZ

3.
Линейност = 16 късчеПроцесът 0.13u TSMC или 0.18u TSMC.С уважение,

Chanchal
 
Благодаря Btrend.Оценявам за проявения интерес.
Забравих да спомена, че двата процеса TSMC споменах са цифрови 0.13/0.18 процес.Дали посочените от Вас данни е възможно за преминаване-горна граница?С 16-битов линейност High Bandwidth, какво топология на ОТА ще предлагаш?С уважение,
Chanchg

 
1.дигитален процес е добре, но трябва да предприемат по-U е грижа за паразитни капачка.
2.разбира се, се основава на предположението на СК схема за получаване на тези уравнения
3.Предлагам ф да намерят някакъв документ & хартия върху IEEE хартия, книги на EDAboard.съществуват и много полезни справки.преди избора на топология ОТА, мисля, че първо трябва да определи U Ур DC печалба, като консумацията, въвеждане на общия обхват режим, суинг сигнал ..., тези ограничения ще ограничи избора на Ур топология.Added след 34 секунди:BTW, какво е приложението на Ур дизайн?

 
Още няколко думи добавя след Btrend's:

Ако решите N = 4, OSR = 16 & K = 4, идеалното уравнение ще ви даде SNR на 103,4 db докато изискването е 6,02 * 16 1,78 = 98,1 децибела.В зависимост от архитектурата решите, можете да получите доста близо до теоретичния 103,4 db, но все пак ще хлабав някои SNR производителност, защото стабилността на въпроси.Дори и толкова повече ще насипно състояние, тъй като на основен печалба ОТА & честотната лента, за вземане на проби часовник трептене, шум в Switches & ОТА, ключове нелинейност и други аналогови несъвършенства.Така че по мое мнение вие не ще получите 16 бита от N = 4, OSR = 16 & K = 4, 5 db SNR марж е твърде малък.

Въпреки това смятам, че трябва да бъде възможно да се направи дизайн в 0,18 CMOS монтаж си спец., но първо трябва внимателно да преценят аналогови несъвършенства & изберете подходяща архитектура и да спец. аналогови блокове ".

Надяваме се консумация на енергия не е основен проблем при проектирането причина тя ще бъде трудно да се направи много ниска мощност дизайн за вас Spec.

 
Каква е разликата между converion процент ев и вземане на проби FS часовник Arte?
Между другото, какъв процент от време за установяване на тази opmap трябва да се избере, 0,01% или 0,1% или други?

 
Btrend написа:chanchg написа:

Здравейте всички,Е е възможно да се изработи Зиг-Дел ADC (вероятно преминаването основава капачка) със следните очила?1.
I / P Сигнал Bandwidth = 2.2Mhz

2.
Процент на реализации = 8MHZ

3.
Линейност = 16 късчеПроцесът 0.13u TSMC или 0.18u TSMC.С уважение,

Chanchal
 
Здравейте Btrend,

За да бъдат насочени към следните Сигма-Делта ADC spec.How да направя избор Single-линия или каскада Сигма-Делта структура?

Много благодаря.

 
Не е лесно да го направите, като SDM.OSR твърде малки и широчина на честотната лента на сигнала малко големи.
Е по-добре от nyquist конвертор.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top