Генериране ограничения?

[dynamicdude]

Имам няколко съмнения относно начина, по който са генерирани ограничения?

1) В случай на ограничения като убиха, латентност и всички как може да Дизайнер RTL генерира ограничения предварително.

2) Също така има ли номера (като процент) за предоставяне на вход и изход забавяне ограничения по отношение на часовник.

3) Как може отбор RTL точно така генерират всички ШАРС ограничения?

 

[Matrix_YL]

ftopic134149.html
Може би това ще ви помогне някой!

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Неутрални" border="0" />

 

[joe2moon]

1) В случай на ограничения като убиха, латентност и всички как може да Дизайнер RTL генерира ограничения предварително.

Clock Skew трябва да се разглежда като "спец." или "принуда", че трябва да се запознаем.
Така че може да се реши още в самото начало на етапа на проектиране.

Въпреки че, в повечето случаи ние се надяваме, часовник латентност е толкова малка, колкото е възможно.
(Няма часовник латентност, в идеалния случай.)
Но понякога часовник латентност е трудно да се реши преди първия CTS план.
-------------------------------------------------- -------

2) Също така има ли номера (като процент) за предоставяне на вход и изход забавяне ограничения по отношение на часовник.

-> За чип-ниво, thoes забавяне вход и изход забавяне би трябвало вече да са определени в спецификация на чипа.(времедиаграма на спец. на чипа.)

-> За групово ниво, времето правилното бюджетиране е нужда.Може би инструменти могат да помогнат за това.
И това е лесно за регистрите, в регистрите, посочени модули.
-------------------------------------------------- -------

3) Как може отбор RTL точно така генерират всички ШАРС ограничения?

-> Дизайнери трябва да разберат спец. чип и тези кодове RTL те пишат много добре.

-> Това е отговорността на проектантите '!

-> В момента, някои инструменти може да "помощ" дизайнерите да направят това.
-------------------------------------------------- -------