Генериране на 27 MHz часовник часовник от 40 MHz въвеждане на FPGA

[ep20k]

Здравейте всички, бих искал да генерира 27 MHz часовник часовник от 40 MHz въвеждане на FPGA и нямат идея, ако това е възможно. В FPGA е спартански II XC2S100 от Xilinx. Всяка помощ е ценена. ep20k

 

[zzzyin]

Можете да заключим, CLKDLL в устройства Xilinx FPGA. CLKDV_DIVIDE е цяло число. Вероятно ще се нуждаят от комбинация от CLKDLLs да се създаде 27MHz. Поради това може да е препоръчително за по-тесни честота. (40MHz/1.5 = 26.7MHz) По-долу е пример от Xilinx ръководство. Надявам се, че това помага. CLKDLL CLKDLL_instance_name (. CLK0 (user_CLK0). CLK180 (user_CLK180). CLK270 (user_CLK270). CLK2X (user_CLK2X). CLK90 (user_CLK90). CLKDV (user_CLKDV). LOCKED (user_LOCKED). CLKFB (user_CLKFB) , CLKIN (user_CLKIN), RST (user_RST));.. defparam CLKDLL_instance_name.CLKDV_DIVIDE = integer_value / / (1.5,2,2.5,3,4,5,8,16) defparam CLKDLL_instance_name.DUTY_CYCLE_CORRECTION = boolean_value / / ( TRUE, FALSE) defparam CLKDLL_instance_name.STARTUP_WAIT = boolean_value / / (TRUE, FALSE)

 

[ep20k]

[Цитат = zzzyin] 40MHz/1.5 = 26.7MHz) [/ цитат] Hi zzzyin, аз също мислех за това, но бих искал да има 27MHz: | Но благодарение така или иначе. Може би някой друг има идея? ep20k

 

[jcchan]

За да използвате PLL макрос в FPGA

 

[ep20k]

[Цитат = jcchan] За да използвате PLL макрос в FPGA [/ цитат] Възможно ли е да говорим за това? http://www.xilinx.com/bvdocs/appnotes/xapp174.zip