Въпрос на Cadence симулация

[suria3]

Здравейте хора, аз съм симулация за оптичен дизайн верига, която се състои от ограничаване на усилвател и обща схема за режим на обратна връзка. Аз съм изправен пред проблем в каданс симулация, че по време на движение на преходно симулация, дава конвергенция грешка, както и в прикачения файл. Тази грешка да дойде само, когато работят при -40 градуса и не в 27 или висока температура. Така че, като гледа този, аз не съм сигурен какво всъщност причинява тази грешка. Дали е, защото на въпроса схема дизайн, каданс настройка на призрака време стъпка или нещо друго. Моля, дайте ми малко обратна връзка, така че мога да се справите бързо. Благодаря, Suria

 

[ahmad_abdulghany]

Не мога да видя моментното състояние .. Проверете отново.

 

[wang.yuanzhuo]

Срещал съм за конвергенция проблем, той е бил причинен от transister модел, repalce друг, тя работи добре. Мисля, че бихте могли да проверите, но аз не съм сигурен

 

[suria3]

[Цитат = wang.yuanzhuo съм срещал за конвергенция проблем, тя е била причинена от модела transister, и repalce друга, тя работи добре. Мисля, че бихте могли да проверите, но аз не съм сигурен, че [/ цитат] Здравейте, как ф се заменя с друг транзистор модел, тъй като IM с помощта на IBM 0.18um, аз само един модел файл от него.

 

[pankajdudulwar]

Направете постоянното съотношение до 0.1, тя може да разреши проблема си. Steadt съотношение е параметър в анализа прозорци.

 

[hi_tech]

Ур trnsistor модел, като се използва, или TT, ее, СС, СФ, FS?

 

[suria3]

[Цитат = pankajdudulwar] Направете постоянното съотношение до 0.1, тя може да разреши проблема си. Steadt съотношение е параметър в анализа прозорци [/ цитат] Здравейте, може ли да ми покаже, къде мога да намеря тази опция в Cadence. Благодаря

 

[suria3]

[Цитат = hi_tech] trnsistor Ур модел, като се използва, или TT, ее, SS, SF, FS? [/ Цитат] В момента, аз съм с помощта на процес TT файл.