Въпрос за netlist симулация?

[atuo]

Здравейте, всички След като синтез си дизайн с DC и времето е изпълнено, получавам netlist. Използвам формалност и провери netlist е равна на RTL.But, когато се симулира netlist използване NCVeilog, да намеря време не е изпълнено, и ако два пъти ми часовник период, симулация резултат е прав. Не знам защо DC ми каже времето е изпълнено, но netlist симулация не е редно, преди да два пъти ми часовник период. Трябва да вярваме, че времето DC доклад или в резултат на netlist симулация? отношение, atuo

 

[gerade]

Знаете ли, дизайн премине ДАТ, обикновено в синтеза стъпка, само време за настройка е спазено, дизайнът може да окаже много държат време нарушения. които могат да бъдат причина. отношение на

 

[atuo]

Уважаеми gerade, но мисля, че нарушение задръжте време не е връзка с часовник период и ако има някои задръжте нарушение време netlist симулация е винаги грешка. отношение atuo

 

[kslim]

Статично времето, аз не мисля, е guerantee на динамични функционалност. Бихте ли?

 

[atuo]

Но след P & R, вие зависи само от статични времето и FM да си осигурите ASIC динамична функционалност и времето. отношение, atuo

 

[AlexWan]

[Цитат = atuo] Но след P & R, вие зависи само от статични времето и FM да си осигурите ASIC динамична функционалност и времето. [/ Цитат] Предварително симулация или след симулация направя динамичен времето с проверка симулация анотирани след SDF файл. ДАТ е само за статичен анализ път времето. FM е само за функционална проверка. Good Luck.

 

[ic_design]

DC само се даде еднозначен доклад на времето. По-добре премине STA.

 

[atuo]

Здравейте всички, Аз просто искам да знам, че мога да игнорират динамична симулация, ако премине на формалност и ДАТ? отношение, lsong

 

[horzonbluz]

Не, не можете да го игнорирате.

 

[masai_mara]

Мисля, че въпросът му не е правилно насочени. Но аз също donot знам защо си толкова и ще бъде интересно да знаем причините за това. Неговият проблем е с времето нарушения така че, моля ние може да изключи формални методи за проверка тук. Но какво да кажем ДАТ не е трябвало да даде на нарушенията ако има такива?

 

[atuo]

Здравейте horzonbluz: Защо не мога да игнорират динамична симулация? Благодаря за вашата помощ. отношение, atuo

 

[spauls]

Официално и ДАТ не може да замени на вратата симулация (предварително симулация и след симулация). 1). Официално инструменти само проверка на функцията на дизайна. Това сравнение дизайн между различните нива и не се интересуват от времето. 2). STA инструменти ще провери времето на път, който ние не зададете "flase_path" на. Сега в дизайна SOC, има много области часовник. STA обикновено не може да провери пътя чрез различни домейни часовник. Така че ние трябва да направите, динамична симулация, портата симулация.

 

[rlogin]

ние използваме STA FM + с около милиони порти ниво проектиране, и да не DTA, а не проблемът е възникнал, тъй като сега. да се използват ДАТ + FM, ключът е проектиране правило. правилата за проектиране някои нарушения може да доведе до ДАТ недостатъчност, означава, че не може да даде надежден резултат. Също така, трябва да се провери отново си прав скриптове, като пътя ограничения, ъгъл и т.н. Между другото, направи си направите резервно поясняват симулация с SDF, създадени от DC. понякога, абсолютната забавяне в Verilog библиотека е много по-песимистични.