Y
yourcheers
Guest
Здравейте, аз имам въпрос относно силата на сигнала в Verilog. Когато принуди сигнал в определена йерархия, виждам, че сигналът стойност прехвърля думи също. Как мога да контролирам това? Например: Модул А instantiates Модул B & C. изход на модул B е свързан към Въвеждане на модул C. Когато принуди стойност на входен модул C, виждам, че стойността е отразено в модул Б. Поради това поведение някои твърдения се задейства в модул Б, искам да се избегне това, някакви предложения??? Благодаря, Chiranjeevi