Въпросът за CMD "define_name_rules на синтез.

[quan228228]

Искам да се ограничи първия знак '\\' за име на обекти ". Чрез след именуване правило, обекти име все още имат първия знак '\\'. Защо? как да го resovle? define_name_rules Verilog-check_bus_indexing позволено {AZ 0-9 _ []} \\-remove_internal_net_bus \\-flatten_multi_dimension_busses \\ first_restricted "\\ _ 0-9" TKS VM! quan228228

 

[nanda_kishore]

опитайте се да използвате с ограничен {\\} в първия самата команда

 

[quan228228]

[Цитат = nanda_kishore опитайте да използвате с ограничен {\\} в първата команда [/ цитат] да. Тази опция може да работи. Благодаря. Но, защо не option' first_restricted "работят добре? quan228228

 

[nanda_kishore]

Мисля, че-first_restricted не ще отида с командата "define_name_rules Verilog" .. Аз не съм много сигурен с това ... Както и да е .. опитайте "define_name_rules Verilog помощ" за повече опции, които върви с тази команда ..

 

[quan228228]

DC доклада за грешка: не можем да използваме аргумента "ограничен" с "позволено". Както и да е, eventhough и не е поставял '\\' в списъка с разрешени, но netlist все още има нетна име е '\\'. Тя е толкова странно. Всеки отговор добре дошли quan228228

 

[rameshsuthapalli]

Здравейте, Може би можете да използвате два различни именуване едно правило, с ограничаване на вариант едно с позволи options.first прилага ограничи правило и след това се пуска rules.after, че ако пишете на инструмент ще премахне "\\" от своя дизайн. пожелания, ramesh.s