Времето непроменен, докато всяко време на sythesis

[nemolee]

Уважаеми господине,

Мисля, че трябва да отговаря на много често, че времето се променя, след като сме sythesis ни RTL код чрез sythesis FPGA и P & R инструменти.Как да се предотврати това условие от случва?

Благодарности.

 

[Vivek]

здрасти
ако ф Ур промяна RTL всеки път, когато bfore този синтез е длъжен да се случи, особено когато добавите комбо логика.
Също така се гарантира, че ви дават същите възможности на инструмента всичко, като има P & R ниво усилия.