G
Galos
Guest
Здравейте, Може ли някой да ми помогне с кода Verilog на водеща нула anticipator. Неговата работа изглежда малко сложно! Всякакъв вид помощ ще бъдат оценени ... Благодаря 
в Google? не съм сигурен дали долу е това, което ви трябва, но това е трудно ... и доста бързо и като цяло - "1" на позиция "I" в входния вектор определя '1 'в позиция "I" в продукцията вектор и връща всички изходни бита под "I"; [синтаксис = Verilog модул leading_zero (вход [BIT_W-1: 0] d_in, изход рег. [BIT_W-1: 0] d_out, изход рег. [NR_W-1: 0] nr_of_zero, рег. изход [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); рег. [BIT_W-1: 0] CLR, genvar и генерира за (I = 0; аз