Бързо CoreGen въпрос ..

[suddy72]

Здравейте всички,
Само един бърз въпрос.
Имам създаде FIFO CoreGen използва и в тази част има различни часовници за да четат и пишат, аз искам да пиша часовника на часовника ~ 75MHz, когато търсите в VHDL файл, който се произвежда, се казва в "конфигурацията спецификация" че wr_clk = 100.Трябва ли да промените тази стойност, аз съм мисля, че аз правя, но се чудеха какво мислите?

Stuart

 

[arnarendra]

Говориш Xilinx Coregen?Ако не, моля игнорирайте отговор.
Аз не съм сигурен дали честота може да бъде посочено навсякъде.Когато аз го използва, не съм се определи честотата.Няма нужда да се притеснява да промените стойността, ако то е дошло.

 

[pmsarkar]

Ако сте генериране на твоя FIFO използване Xilinx ядро майор само вие можете да определи входно / изходни данни ширина, давам възможност на сигнали, както и дълбочина.така че няма значение какво честота, които сте избрали при проектирането и детайлността ще се погрижат за Вашите writting и четене честота.

- pyare