Брам Спартан "-II

[m_kartik]

Здравейте, Аз съм с Спартан "-II FPGA и аз имам Dual Port Брам в моя проект.
Пиша на Пристанище Б и четене от порт A.
Моля, консултирайте се вълната на сигнала - данните 0x0E00 е наличен в следващия цикъл, след часовник ЕНА се твърди.
Но аз трябва да отида на данни на същия цикъл часовник, когато ЕНА е висока.Possibile ли е да го направиш?
PLZ някой да ми помогне ....
Съжалявам, но трябва вход, за да видите този прикачен файл

 

[Elephantus]

Здрасти.Ако използвате RAMB4_S16 blockram от Spartan II, вие очевидно не може да има продукцията в същия цикъл на часовник напишете позволи Strobe се утвърдиха като на Брам е синхронен пишат на ЕНА ще се вземат проби за следващата нарастващия фронт на часовник.

Също така, защо ли нужда от това?В синхронен дизайн, данните ще се вземат проби за следващата нарастващия фронт на часовник от друга страна, трябва само да забави сигнал ЕНА за 1 CLK период (при условие че и двете страни използват една и съща тактова честота).

Може и да съм в състояние да помогнат повече, ако можеш публикувай повече за това какво се опитвате да постигнете.

 

[m_kartik]

Elephantus написа:

Здрасти.
Ако използвате RAMB4_S16 blockram от Spartan II, вие очевидно не може да има продукцията в същия цикъл на часовник напишете позволи Strobe се утвърдиха като на Брам е синхронен пишат на ЕНА ще се вземат проби за следващата нарастващия фронт на часовник.Също така, защо ли нужда от това?
В синхронен дизайн, данните ще се вземат проби за следващата нарастващия фронт на часовник от друга страна, трябва само да забави сигнал ЕНА за 1 CLK период (при условие че и двете страни използват една и съща тактова честота).Може и да съм в състояние да помогнат повече, ако можеш публикувай повече за това какво се опитвате да постигнете.

 

[nand_gates]

Не мога да ви връзва ЕНА '1 'permenently в Ур дизайн?

 

[Elephantus]

Основният PCI поради това очаква да са готови, когато данните на сигнала ЕНА която произвежда е висока, за да го проба на следващия нарастващия фронт на часовник?Това изглежда много необичайно за синхронен дизайн.
Ако това е абсолютно необходимо, бихте могли да опитате или обръщане на пристанището часовник, или да използвате 180deg фаза изместен часовник (до съответните CLKA от вашия пример), CLKA180, за часовник на А. пристанище
В този случай, ENA ще се вземат проби в Брам на нарастващия фронт на CLKA180, което съответства на падането край на CLKA, както и данни ще бъдат представени на изхода DOA за нарастващия фронт на CLKA.

 

[m_kartik]

Elephantus написа:

Основният PCI поради това очаква да са готови, когато данните на сигнала ЕНА която произвежда е висока, за да го проба на следващия нарастващия фронт на часовник?
Това изглежда много необичайно за синхронен дизайн.

Ако това е абсолютно необходимо, бихте могли да опитате или обръщане на пристанището часовник, или да използвате 180deg фаза изместен часовник (до съответните CLKA от вашия пример), CLKA180, за часовник на А. пристанище

В този случай, ENA ще се вземат проби в Брам на нарастващия фронт на CLKA180, което съответства на падането край на CLKA, както и данни ще бъдат представени на изхода DOA за нарастващия фронт на CLKA.