Асинхронни флип дизайн флопа?

[electronicman]

Здрасти
Какво Ara на методологии, които можем да използваме за проектиране Asynchrous Обръщане на флопа?
проектирането методологии за synchrous Флип Флоп са разбираеми и лесни като
използване на ФЩМ .....

 

[xysafety]

Използване на Asyn.проучване метод?

 

[jnanabindu]

Защо ви е необходимо да има асинхронни тригери?

 

[Kukaz]

VHDL за

ОРГАН flip_flop СЕ
Порт (
комплект: В STD_LOGIC;
нулиране: В STD_LOGIC;
данни: В STD_LOGIC;
Часовник: В STD_LOGIC;
Q: Няма STD_LOGIC;
NQ: Няма STD_LOGIC
)
END flip_flop;

АРХИТЕКТУРА НА БЕХ flip_flop СЕ
SIGNAL QQ: STD_LOGIC;
BEGIN
NQ <= НЕ QQ;
Q <= QQ;
Процес (проучване, определени, данни, часовник)
BEGIN
АКО проучване = "1" и след това
QQ <= "0"; - асинхронно нулиране
ELSIF определени = "1" и след това
QQ <= "1"; - асинхронни определени
ELSIF clock'EVENT и часовник = "1" и след това
QQ <= данни;
Крайна сметка, ако;
Края на процеса;
END БЕХ;

Най-добри пожелания

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Усмивка" border="0" />

 

[angelote]

опитайте да търсите за "пореден логика"

 

[acidwabbit]

Предполагам, че U означава да асинхронни броячи или разделители .... Използвайте T-джапанки и външни комбинаторна логика да се предвиди забавяне ... гледам отново дали иска синхронна или асинхронна ... защото в Async случай U ще трябва да вземе много грижи за закъснения