N
negreponte
Guest
Можете ли да ме информира PLS?
благодаря
благодаря
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
Асинхронни проектиране, симулация, синтез и електрически инструменти
A
arunragavan
Guest
Има една чудесна книга
Асинхронни дизайн Крис J. Myres публикувани ми Джон Willy и синове.
Имам цяла книга ..Ще качите книгата ако U нужда от тях ..нейните около 40MB с всички подробности.
с уважение,
Асинхронни дизайн Крис J. Myres публикувани ми Джон Willy и синове.
Имам цяла книга ..Ще качите книгата ако U нужда от тях ..нейните около 40MB с всички подробности.
с уважение,
S
sarath51
Guest
http://www.windsoul.cn/
провери този сайт, както добре.Това има много интересни книги за дизайн
провери този сайт, както добре.Това има много интересни книги за дизайн
X
xiongdh
Guest
URL адресът не може да се свържете.
Замоленият URL не може да бъдат изтеглени
Замоленият URL не може да бъдат изтеглени
N
negreponte
Guest
arunragavan,
Можете ли да качите тази книга PLS?
благодаря
Можете ли да качите тази книга PLS?
благодаря
V
vibhute_r_p
Guest
Ей, ще получите добра информация в follwoing книга --
Налице е пълния набор aviliable за async дизайн.serach за балса
http://www.cs.man.ac.uk/apt/projects/tools/balsa/
за книгата --
http://www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
Налице е пълния набор aviliable за async дизайн.serach за балса
http://www.cs.man.ac.uk/apt/projects/tools/balsa/
за книгата --
http://www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
G
gaonkc
Guest
Вие можете да видите <<Asynchronous верига design>>
A
arunragavan
Guest
Информация за книгата
Асинхронни Верига Дизайн.Крис J. Майърс
Copyright 2001
г. от Джон Wiley & Синове,
IncISBN-: 0-471-41543-X (Hardback); 0-471-22414-6 (Electronic)
Асинхронни Ciruit Дизайн
А Wilcplnterscience публикация
ДЖОН WILEY 8z СИНОВЕ,
INCНю Йорк / Chichester / Weinheim / Бризбейн / Сингапур / ТоронтоСъдържание на книгатаПредговор
БЛАГОДАРНОСТИ
I Въведение 1
I. 1 Проблем Спецификация 1
1,2 комуникационни канали, 2
1,3 комуникационни протоколи 4
1. Джей Графичен Представителства 8
1,5 Забавяне-нечувствителен схеми 10
1,6 Hujjfman схеми 13
I. 7 Мюлер схеми 16
1,8 време схеми 17
1,9 Проверка 20
1,10 Приложения 20
1,11 Нека вземем Started 21
1,12 Източници 21
Проблеми
2 комуникационни канали 23
2,1 основната структура 24
2,2 Структурните Моделиране в VHDL 27
2,3 контролните структури 31
2.3.1 Селекция 31
2.3.2 Повторение 32
2,4 улица 34
2,5 Пробе 35
2,6 Паралел Съобщение 35
2,7 Пример: MiniMIPS 36
2.7.1 VHDL Спецификация 38
2.7.2 Op timixed MiniMIPS 48
2,8 Източници 52
Проблеми
3 комуникационни протоколи 57
3,1 основната структура 57
3,2 активни и пасивни Пристанища 61
3,3 Handshaking Разширяване 61
3,4 Reshufling 65
3,5-членка Променлива Включване 66
3,6 Данни Encoding 67
3,7 Пример: Два Вино Магазини 71
3,8 Синтактична-режисьор Преводачески 73
3,9 Източници 80
Проблеми
4 графични Представителства
4,1 Графика Основи
4,2 Асинхронни крайни членка Машини
42,1 крайни членка Машини и потоци Таблици
42,2 пръсване режим държавата Машини
4.2.3 Разширен пръсване режим държавата Машини
4,3 Петри Мрежи
43,1 Обикновени Петри Мрежи
4.3.2 Сигнални прехода Диаграми
Време на събитието / Ниво структури
4,5 Източници
Проблеми
5 Hunman схеми
5,1 Обхващащ Разрешаване на проблеми
5.1.1 Матрица за намаляване на техника
5.1.2 Bounding
5.1.3 Прекратяване
5.1. Г разклоняване
5,2-членка минимизиране
5.2.1 Намирането на съвместими двойки
5.2.2 Намиране Максимален Compatibles
5.2.3 Намиране премиера Compatibles
5.2.4 Настройване на Обхващащ Проблем
5.2.5 Изграждане на намалените Дебит маса
5,3-членка за назначение
5.3.1 Partition Теория и държавните назначение
5.3.2 Матрица за намаляване Метод
5.3.3 Намиране Максимален Intersectibles
5,34 Настройване на Обхващащ Проблем
5.3.5 Fed-Back Изходни като държавна Променливи
5,4 опасностите-свободен Две Ниво логика Синтез
54,1 Две Ниво логика минимизиране
5.4.2 премиер Implicant Генерация
54,3 премиер Implicant селекция
5,4 4 неперсонализираните Опасностите
5,5 Разширения за MIC Операция
5.5.1 Преходен кубче
5.5.2 Функция Опасностите
5.5.3 неперсонализираните Опасностите
5,54 пръсване режим преходи
5.5.5 Разширен пръсване режим преходи
5.5.6 членка минимизиране
5.5.7 членка за назначение
5.5.8 опасностите-свободен Две Ниво логика Синтез
5,6 много логика Синтез
5,7 Технологии Картографиране
5,8 общи C-елемент Изпълнение
5,9 пореден Опасностите
5,10 Източници
Проблеми
Мюлер схеми 207
6,1 Официално Определяне на скоростта на Независимостта 208
61,1 Subclasses от Speed-Независими схеми 210
6.1.2 Някои Полезни Определения 212
6,2 Комплектни-членка Кодиране 216
6.2.1 Преходен точки и Включване Точки 217
6.2.2 членка Графика оцветяване 219
6.2.3 Включване точка на разходите Функция 220
6.2.4 членка на сигналите за Включване 222
6.2.5 Алгоритъм за решаване на CSC Нарушения 223
6,3 опасностите-свободен логика Синтез 223
6.3.1 атомна Gate изпълнение 225
6.3.2 Обща елемент Изпълнение С-226
6.3.3 Стандартно изпълнение C-230
6.3.4 Единният-Cube Алгоритъм 238
6.4.Опасностите-свободен разлагане 243
6.4.1 Включване Точки Revisited 245
6.4.2 Алгоритъм за опасностите-свободен разлагане 246
6,5 Ограничения на скоростта-Независими Дизайн 248
6,6 Източници 249
Проблемите 251
7 време схеми 259
7,1 Моделиране Времето 260
7,2 регионите 262
7,3 Дискретни път 265
7,4 Зони 267
7,5 POSET Времето 280
7,6 време схеми 289
7,7 Източници 292
Проблемите 293
8 Проверка 295
8,1 протокол за проверка 296
8.1.1 Линейни време Времева логика 296
8.1.2 Разписание Количествено Изисквания 300
8,2 Верига Проверка 303
8.2.1 Тракия конструкции 303
8.2.2 Състав 305
8.2.3 канонична Тракия структурии 308
8.2.4 Огледала и проверка на 310
8.2.5 Силни съответствие 312
8.2.6 време Тракия Теория 314
8,3 Източници 315
Проблемите 316
9 Заявления
9,1 Кратка история на Асинхронни Верига Дизайн
9,2 Една Асинхронни Инструкция-дължина декодер
9,3 анализ на ефективността
Тестване Асинхронни схеми
Синхронизацията Проблем
9.5.1 вероятността за неизпълнение Synchronixation
9.5.2 Намаляване на вероятността за неизпълнение
9.5.3 Премахване на вероятността от неизпълнение
95,4 Арбитраж
9,6 Бъдещето на Асинхронни Верига Дизайн
9,7 Източници
Проблеми
Допълнение А VHDL Пакети
А. 1 nondeterminism.vhd
А.2 channel.vhd
A.3 handshake.vhd
Допълнение Б комплекти и връзки 359
Дву основен набор Теория 360
Б.2 отношения 362
Справки 365
Съжаляваме, но трябва да имате за вход, за да видите тази закрепване
Асинхронни Верига Дизайн.Крис J. Майърс
Copyright 2001
г. от Джон Wiley & Синове,
IncISBN-: 0-471-41543-X (Hardback); 0-471-22414-6 (Electronic)
Асинхронни Ciruit Дизайн
А Wilcplnterscience публикация
ДЖОН WILEY 8z СИНОВЕ,
INCНю Йорк / Chichester / Weinheim / Бризбейн / Сингапур / ТоронтоСъдържание на книгатаПредговор
БЛАГОДАРНОСТИ
I Въведение 1
I. 1 Проблем Спецификация 1
1,2 комуникационни канали, 2
1,3 комуникационни протоколи 4
1. Джей Графичен Представителства 8
1,5 Забавяне-нечувствителен схеми 10
1,6 Hujjfman схеми 13
I. 7 Мюлер схеми 16
1,8 време схеми 17
1,9 Проверка 20
1,10 Приложения 20
1,11 Нека вземем Started 21
1,12 Източници 21
Проблеми
2 комуникационни канали 23
2,1 основната структура 24
2,2 Структурните Моделиране в VHDL 27
2,3 контролните структури 31
2.3.1 Селекция 31
2.3.2 Повторение 32
2,4 улица 34
2,5 Пробе 35
2,6 Паралел Съобщение 35
2,7 Пример: MiniMIPS 36
2.7.1 VHDL Спецификация 38
2.7.2 Op timixed MiniMIPS 48
2,8 Източници 52
Проблеми
3 комуникационни протоколи 57
3,1 основната структура 57
3,2 активни и пасивни Пристанища 61
3,3 Handshaking Разширяване 61
3,4 Reshufling 65
3,5-членка Променлива Включване 66
3,6 Данни Encoding 67
3,7 Пример: Два Вино Магазини 71
3,8 Синтактична-режисьор Преводачески 73
3,9 Източници 80
Проблеми
4 графични Представителства
4,1 Графика Основи
4,2 Асинхронни крайни членка Машини
42,1 крайни членка Машини и потоци Таблици
42,2 пръсване режим държавата Машини
4.2.3 Разширен пръсване режим държавата Машини
4,3 Петри Мрежи
43,1 Обикновени Петри Мрежи
4.3.2 Сигнални прехода Диаграми
Време на събитието / Ниво структури
4,5 Източници
Проблеми
5 Hunman схеми
5,1 Обхващащ Разрешаване на проблеми
5.1.1 Матрица за намаляване на техника
5.1.2 Bounding
5.1.3 Прекратяване
5.1. Г разклоняване
5,2-членка минимизиране
5.2.1 Намирането на съвместими двойки
5.2.2 Намиране Максимален Compatibles
5.2.3 Намиране премиера Compatibles
5.2.4 Настройване на Обхващащ Проблем
5.2.5 Изграждане на намалените Дебит маса
5,3-членка за назначение
5.3.1 Partition Теория и държавните назначение
5.3.2 Матрица за намаляване Метод
5.3.3 Намиране Максимален Intersectibles
5,34 Настройване на Обхващащ Проблем
5.3.5 Fed-Back Изходни като държавна Променливи
5,4 опасностите-свободен Две Ниво логика Синтез
54,1 Две Ниво логика минимизиране
5.4.2 премиер Implicant Генерация
54,3 премиер Implicant селекция
5,4 4 неперсонализираните Опасностите
5,5 Разширения за MIC Операция
5.5.1 Преходен кубче
5.5.2 Функция Опасностите
5.5.3 неперсонализираните Опасностите
5,54 пръсване режим преходи
5.5.5 Разширен пръсване режим преходи
5.5.6 членка минимизиране
5.5.7 членка за назначение
5.5.8 опасностите-свободен Две Ниво логика Синтез
5,6 много логика Синтез
5,7 Технологии Картографиране
5,8 общи C-елемент Изпълнение
5,9 пореден Опасностите
5,10 Източници
Проблеми
Мюлер схеми 207
6,1 Официално Определяне на скоростта на Независимостта 208
61,1 Subclasses от Speed-Независими схеми 210
6.1.2 Някои Полезни Определения 212
6,2 Комплектни-членка Кодиране 216
6.2.1 Преходен точки и Включване Точки 217
6.2.2 членка Графика оцветяване 219
6.2.3 Включване точка на разходите Функция 220
6.2.4 членка на сигналите за Включване 222
6.2.5 Алгоритъм за решаване на CSC Нарушения 223
6,3 опасностите-свободен логика Синтез 223
6.3.1 атомна Gate изпълнение 225
6.3.2 Обща елемент Изпълнение С-226
6.3.3 Стандартно изпълнение C-230
6.3.4 Единният-Cube Алгоритъм 238
6.4.Опасностите-свободен разлагане 243
6.4.1 Включване Точки Revisited 245
6.4.2 Алгоритъм за опасностите-свободен разлагане 246
6,5 Ограничения на скоростта-Независими Дизайн 248
6,6 Източници 249
Проблемите 251
7 време схеми 259
7,1 Моделиране Времето 260
7,2 регионите 262
7,3 Дискретни път 265
7,4 Зони 267
7,5 POSET Времето 280
7,6 време схеми 289
7,7 Източници 292
Проблемите 293
8 Проверка 295
8,1 протокол за проверка 296
8.1.1 Линейни време Времева логика 296
8.1.2 Разписание Количествено Изисквания 300
8,2 Верига Проверка 303
8.2.1 Тракия конструкции 303
8.2.2 Състав 305
8.2.3 канонична Тракия структурии 308
8.2.4 Огледала и проверка на 310
8.2.5 Силни съответствие 312
8.2.6 време Тракия Теория 314
8,3 Източници 315
Проблемите 316
9 Заявления
9,1 Кратка история на Асинхронни Верига Дизайн
9,2 Една Асинхронни Инструкция-дължина декодер
9,3 анализ на ефективността
Тестване Асинхронни схеми
Синхронизацията Проблем
9.5.1 вероятността за неизпълнение Synchronixation
9.5.2 Намаляване на вероятността за неизпълнение
9.5.3 Премахване на вероятността от неизпълнение
95,4 Арбитраж
9,6 Бъдещето на Асинхронни Верига Дизайн
9,7 Източници
Проблеми
Допълнение А VHDL Пакети
А. 1 nondeterminism.vhd
А.2 channel.vhd
A.3 handshake.vhd
Допълнение Б комплекти и връзки 359
Дву основен набор Теория 360
Б.2 отношения 362
Справки 365
Съжаляваме, но трябва да имате за вход, за да видите тази закрепване
A
AlexWan
Guest
Здравейте всички,
В PDF от следните връзки не могат да бъдат отворени.Може ли някой да го качите отново?
з ** P: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
В PDF от следните връзки не могат да бъдат отворени.Може ли някой да го качите отново?
з ** P: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
A
arunragavan
Guest
В останалата част на файлове
Съжаляваме, но трябва да имате за вход, за да видите тази закрепване
Съжаляваме, но трябва да имате за вход, за да видите тази закрепване
H
howz
Guest
Това е една добра книга ... той да ми помогне много ..
Благодарим Ви, че са толкова мили и hellpful
Благодарим Ви, че са толкова мили и hellpful
T
Thomson
Guest
AlexWan написа:
Здравейте всички,В PDF от следните връзки не могат да бъдат отворени.
Може ли някой да го качите отново?з ** P: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
Здравейте всички,В PDF от следните връзки не могат да бъдат отворени.
Може ли някой да го качите отново?з ** P: / / www.edaboard.com/viewtopic.php?t=67827&highlight=asynchronous
T
Thomson
Guest
Здрасти,
въпреки че
аз съм в момента четенето на книгата "залепят сам дължи на един случаен възможност, когато исках да се обобщят темата за асинхронни сигнали прехвърляне между различни домейни часовник, аз наистина не са такива намерение да учат тази огромна област.
Всъщност
аз не се срещат толкова много логиката изпълнява от асинхронни пътища, които ме бърка много, дали ще ги проучи от платят доста време.
Освен това,
аз не
съм запознат с тези схеми, включително ефективността им, за прилагане и начините за изпитване и проверка методи.Така че аз наистина ценим вашите съвети и знания, сподели с мен, ако сте разработени такива схеми и наистина смятате, че това е тенденция и в дългосрочен план на ASIC дизайн.
Thansk,
Thomson
въпреки че
аз съм в момента четенето на книгата "залепят сам дължи на един случаен възможност, когато исках да се обобщят темата за асинхронни сигнали прехвърляне между различни домейни часовник, аз наистина не са такива намерение да учат тази огромна област.
Всъщност
аз не се срещат толкова много логиката изпълнява от асинхронни пътища, които ме бърка много, дали ще ги проучи от платят доста време.
Освен това,
аз не
съм запознат с тези схеми, включително ефективността им, за прилагане и начините за изпитване и проверка методи.Така че аз наистина ценим вашите съвети и знания, сподели с мен, ако сте разработени такива схеми и наистина смятате, че това е тенденция и в дългосрочен план на ASIC дизайн.
Thansk,
Thomson