АУ на устройства Xilinx

[chris_azp]

здрасти.
Напоследък бях зает с проверка, основани на устройства Xilinx VirtexE.В моя проект аз инстанция на 3 блок овни използване CoreGen.Но компилатор (XST и Synplify Pro), няма да намерите всички случаи (дори други subdesigns освен на 3 блок овни) под горната си дизайн, което означава, че съставител счита, че е празен дизайн.Тогава pruned един от 3 овни, и то работилница.Аз съм сега, така объркан с този проблем, така че ще ми дадете някои съвети и урок по такъв въпрос?
3x.

 

[Sparc]

Знаете опитайте съставянето & синтезиране на използване на pruned RAM?Какъв е размерът на Ур BlockRAM?VirtexE е, мисля, че 96 SelectRAMs и също така се уверете, че те са инициализирани правилно.Тя може също да бъде причина, че размерът на логиката с 3 памети не се изведе на блокове, а като разпределят овни и използване на логиката Slices и премахване на един овен, вашата логика е оборудвано инча

 

[ilikebbs]

Pls уверете се, че използвате BLOCKRAM в coregen.
Можете да получите BLOCKRAM употреба в резултат P & R.

 

[echo47]

Разглеждам си *. файл MRP доклад картографиране, "Раздел 5 - Removed логика".