Правила | Последни постове | темата RSS | Търсене | Регистрация | Вход

Което е правилен начин за измерване на макс честота



Post new topic Reply to topic EDAboard.com Форуми -> ASIC дизайн Методология & Инструменти (Digital) -> Кой е правилен начин за измерване на макс честота
Арабски версия Българска версия Каталонски версия Чешка версия Датска версия Немска версия Гръцки версия Английска версия Испански версия Фински версия Френска версия Хинди версия Хърватски версия Индонезийски версия Италианската версия Иврит версия Японска версия Корейски вариант Литовски версия Латвийски версия Нидерландски език Норвежки версия Полски версия Португалски версия Румънски версия Руска версия Словашка версия Словенски версия Сръбската версия Шведска версия Тагалог версия Украински версия Виетнамски версия Китайски версия
Автор Съобщение
tariq786



Присъединил се: 24 февруари 2004
Публикации: 136
Подпомогнат: 26


Post 03 юли 2009 18:22 Което е правилен начин за измерване на макс честота

Скъпи приятели,
Аз синтезирани AES (Разширени Шифроването Standard) verilog ядрото, че са изтеглили от www.opencores.org. За синтеза аз използван Synopsys Дизайн съставител и tsmc180nm библиотека. По време на синтеза, аз определено часовника период принуда да се 5ns или (200 MHz) и дизайн Компилатор показа няма нарушение на периода принуда по време на синтез.

След синтеза, аз го публикувате синтез verilog симулация. Тук започнах да се настройка и задръжте време нарушения с 5ns часовник период и трябваше да се увеличи часовник период с фактор 40, т.е. 200ns (5 MHz), за да валидни резултати.

Аз съм объркан или публикувате синтез честота 5 MHz е истинската честота на дизайна или предварително синтез честота 200 MHZ е истинската честота на дизайна.

Аз също го PrimeTime статична графика анализ на дизайна, след синтез и тя също не е имал проблем с периода на принуда 5ns.

Трябва да се спомене, че след синтез verilog симулация на дизайна е тази, която е динамична, което трябва да даде test_vectors в стенд за изпитване за да получите резултати, докато primetime и дизайн компилатор използват статични времето методи без тест бацилоносителите да докладва максималната честота.

Благодаря за помощта ви.
Обратно към началото
View user's profile
jbeniston



Присъединил се: 05 май 2005
Публикации: 191
Подпомогнат: 25


Post 04 юли 2009 12:32 Което е правилен начин за измерване на макс честота

Вашите STA contraints пълни. Дали SDF поясняват правилно? Опита ли отчитането на един и същ път в PT, че виждате в нарушение на симулация? Как да се сравни?
Обратно към началото
View user's profile
tariq786



Присъединил се: 24 февруари 2004
Публикации: 136
Подпомогнат: 26


Post 06 юли 2009 7:06 Кое е правилен начин за измерване на макс честота

Аз съм се за тази грешка в пост синтез verilog симулация на AES ядро. DC синтезирани проектирането правилно без никакви грешки, с период на принуда 5ns (200 MHz)

Но аз съм вървят след синтез verilog симулация с периода на 20ns и аз все още получавате тази грешка, поради което производството е xxxxxxxxxxxxxxxxxxxxxxx.

Грешка: tsmc18t.v (6551): $ държат (posedge CK & & & (знаме == 1): 30 NS, negedge D: 30 NS, 500 PS);
# Време: 30 NS повторение: 2 съд: / test/u0/u0/r0 / \ out_reg [31]


Някаква идея как да се определи тази грешка?


Много благодаря предварително
Обратно към началото
View user's profile
Post new topic Reply to topic EDAboard.com Форуми -> ASIC дизайн Методология & Инструменти (Digital) -> Кой е правилен начин за измерване на макс честота
Страница 1 от 1 Всички времена са GMT 2 Часа


Abuse | | Управление | | Модератори | | Подкрепете ни | | карта на сайта
Темата RSS