Правила | Последни постове | темата RSS | Търсене | Регистрация | Вход

проект в системата Verilog



Post new topic Reply to topic EDAboard.com Форуми -> ASIC дизайн Методология & Инструменти (Digital) -> Проектът в системата Verilog
Арабски версия Българска версия Каталонски версия Чешка версия Датска версия Немска версия Гръцки версия Английска версия Испански версия Фински версия Френска версия Хинди версия Хърватски версия Индонезийски версия Италианската версия Иврит версия Японска версия Корейски вариант Литовски версия Латвийски версия Нидерландски език Норвежки версия Полски версия Португалски версия Румънски версия Руска версия Словашка версия Словенски версия Сръбската версия Шведска версия Тагалог версия Украински версия Виетнамски версия Китайски версия
Автор Съобщение
kandaka



Присъединил се: 19 февруари 2007
Мнения: 2


Post 02 юли 2009 15:56 проект в системата Verilog
Здрасти,
Аз съм планиране за разработване на система за Verilog среда за всяко приложение от
stratch.So, Може ли някой ми предложи нещо по отношение на това.


Благодаря предварително.
Обратно към началото
View user's profile
jimjim2k



Присъединил се: 17 май 2001
Мнения: 1247
Подпомогнат: 10


Post 02 юли 2009 19:44 проект в системата Verilog
Здрасти

R U означава IDE за systemVerilog?


tnx
Обратно към началото
View user's profile
Post new topic Reply to topic EDAboard.com Форуми -> ASIC дизайн Методология & Инструменти (Digital) -> Проектът в системата Verilog
Страница 1 от 1 Всички времена са GMT 2 Часа


Abuse | | Управление | | Модератори | | Подкрепете ни | | карта на сайта
Темата RSS