deepa1206
Присъединил се: 12 Юни 2009
Мнения: 3
|  01 юли 2009 22:33 SystemVerilog Superior за синтез??? | | |
|
| Здрасти
Аз съм се опитват да разберат как SystemVerilog може да бъдат по-полезни, отколкото VHDL / Verilog за проектиране и синтезиране на една верига. Аз съм наясно, че тя е интерфейс, always_comb и т.н., които помощ в синтез.
Има някой синтезирани дизайн, кодирани в SystemVerilog и е установено значително подобрение в областта / мощност / графика по време на синтеза в сравнение с дизайни в Verilog / VHDL? Това може да се дължи на специфичния език изгражда??? Моля да ме уведомите.
Благодарности |
|
pmat
Присъединил се: 26 Март 2007
Мнения: 51
Подпомогнат: 2
Местоположение: Хераклион, Гърция, ЕС
| | 02 юли 2009 0:43 Re: SystemVerilog Superior за синтез??? | | |
|
| Здрасти,
Аз също се интересуват от високо ниво модели
като SV. Може ли някой да ни всяко прозрение за това как можете да формално
проверява се започне от SV???? (Еквивалентност Проверка???)
Thnx,
Павлос |
|
