| Автор | Съобщение |
|---|
tariq786
Присъединил се: 24 февруари 2004
Публикации: 131
Подпомогнат: 26
|  01 юли 2009 11:38 Sythesis на крайни-членка Машиностроене (ФЩМ) | | |
|
| Имам синтезирани ФЩМ и данни пътя за проектиране. Когато стартирате пост синтез порта ниво Verilog симулация, аз добивам xxxxxxxxx.
Аз проследи причината и причината е, че в една от ФЩМ гласи, аз съм с "ако състоянието" на външен вход (от друг модул), който не се променя в една часовник цикъл. Например
State_Si:
започвам
ако (СЪСТАВЕНО) / / СЪСТАВЕНО (външен сигнал) отнема 10 часа цикли да станат истински
next_state = State_Sj;
в противен случай
next_state = State_Si;
приключвам
Така че, когато State_Si е достигнала много първи път СЪСТАВЕНО не е нито вярно, нито фалшиво. Тя не е известен. След 10 часа цикъла, тя става 1, така и в тези 10 часа цикъла, тя остава в държавната State_Si.
Това нещо работи абсолютно глоба в предварително синтез поведенчески (златен) симулация, но не функционира, след като синтез.
Някакви идеи как да се реши този проблем?
Всяка връзка или настойнически ще бъде наистина оценявам.
Надявам се, че стана ясно. Нека да знаят, ако имате нужда от повече обяснения.
Благодаря много. |
|
| Обратно към началото | |
 |
haneet
Присъединил се: 07 Ноември 2006
Публикации: 103
Подпомогнат: 5
| | 01 юли 2009 13:19 Re: Sythesis на крайни-членка Машиностроене (ФЩМ) | | |
|
| Аз ще ви предложи да се въведе нулиране състояние, където можете да възстановите първоначално всички изходи на 0 и след това ще започне процеса. по този начин и да се избегне X и няма да имате никакви проблеми при синтеза
haneet |
|
| Обратно към началото | |
|
tariq786
Присъединил се: 24 февруари 2004
Публикации: 131
Подпомогнат: 26
| | 01 юли 2009 13:38 Sythesis на крайни-членка Машиностроене (ФЩМ) | | |
|
| Аз направих това в другите винаги блок. Това е
Винаги @ (posedge clk)
ако (нулиране)
current_state <= 0;
в противен случай
current_state <= next_state;
Това какво означава?
Какво искаш да кажеш за нулиране на всички ви резултати? Да не ви говоря за държавна флип flops като в горния пример, или какво?
Запомни Аз говоря за външен контрол на входа, чиято стойност ще се определя на следващото състояние или не. |
|
| Обратно към началото | |
|
haneet
Присъединил се: 07 Ноември 2006
Публикации: 103
Подпомогнат: 5
| | 01 юли 2009 14:06 Re: Sythesis на крайни-членка Машиностроене (ФЩМ) | | |
|
| Имам предвид, когато са в Ур нулиране направи state_sj = 0; наред с другите условия, посочени в
Винаги @ (posedge clk или posedge първи)
бидейки
ако (първи)
започвам
state_sj <= 0;
state_si <= 0;
текущата _state <=....
приключвам
Надявам се да имам какво Im tryiong да се каже ...
haneet |
|
| Обратно към началото | |
|
tariq786
Присъединил се: 24 февруари 2004
Публикации: 131
Подпомогнат: 26
| | 01 юли 2009 14:13 Sythesis на крайни-членка Машиностроене (ФЩМ) | | |
|
| Нека да проверят и после се върна при вас.
Благодаря отново |
|
| Обратно към началото | |
|
