| Автор | Съобщение |
|---|
abionnnn
Регистриран на: 18-ти юни 2004
Мнения: 39
Подпомогнат: 3
|  30 юни, 2009 3:43 ISE Синтез проблем | | |
|
| Аз съм липсват някои fundemental разбиране на процеса на синтез на ISE. Можеш ли да обясниш защо следващите две части от код генерира различно поведение?
| Код: |
IF (filter_rota & &! delayed_rota) започва
позволи <= 1;
посока <= filter_rotb;
приключвам
иначе започва
позволи <= 0;
посока <= посока;
приключвам
|
| Код: |
позволи <= filter_rota & &! delayed_rota;
IF (позволи)
посока <= filter_rotb;
|
Както можете да се досетите, вторият изпраща през предходната посока на ръба откриване. |
|
| Върнете се в началото | |
 |
Google
AdSense
| 30 юни, 2009 3:43 Реклами | | |
|
|
|
|
| Върнете се в началото | |
|
abionnnn
Регистриран на: 18-ти юни 2004
Мнения: 39
Подпомогнат: 3
| 30 юни, 2009 11:36 ISE Синтез проблем | | |
|
| Явно съм бил твърде много писане процесуален кодекс пиша сега, то е очевидно, когато гледам на синтезирани по веригата. Първият кодът е верен, второ не е така.
Да кажем, че условието filter_rota & &! Delayed_rota преходи да е истина. В първия случай, ако е вярно, се премества. Във втория случай, резултатът е писано в позволяват, но преди това е завършен, дават възможност да се изпитва и се провали, като по този начин не актуализирането посока до следващото часовник.
Надявам се това да помогна. |
|
| Върнете се в началото | |
|
tariq786
Регистриран на: 24-ти Февруари 2004
Мнения: 194
Подпомогнат: 28
| 01 Jul 2009 12:25 ISE Синтез проблем | | |
|
| Това е, което аз ще опитам.
Ще поставени скоби около израз във втория код и премахване без блокиране на отчет <= декларация за блокиране =
Виж, ако това помага.
Това няма нищо общо с ISE. Това е свързано с Verilog кодиране |
|
| Върнете се в началото | |
|
