| Автор | Съобщение |
|---|
EDA_hg81
Регистриран на: 25-ти ноември 2005 г
Мнения: 379
|  04 Jul 2007 17:45 превръщам dff да jkff | | |
|
| | Благодарности |
|
| Върнете се в началото | |
 |
kishore2k4
Регистриран на: 17-ти юни 2006
Мнения: 293
Подпомогнат: 33
| 04 Jul 2007 20:02 JK-ее дизайн dff | | |
|
| | AFAIK те всички са Г FF / Latches в устройства Xilinx. Никога не използва "Алтера" все пак, вероятно същото, защото те са най-често се използва и за двете последователни логика и регистри за съхранение. Ако са необходими други видове могат да се проявят с помощта на околните логика. |
|
| Върнете се в началото | |
|
Google
AdSense
| 04 Jul 2007 20:02 Реклами | | |
|
|
|
|
| Върнете се в началото | |
|
EDA_hg81
Регистриран на: 25-ти ноември 2005 г
Мнения: 379
| 04 Jul 2007 21:26 Xilinx FFS FFS ограничения за периода | | |
|
| Ако всички те са Г джапанки в FPGA, според времето на digram джапанки Г, както followings:
Ние не трябва да плащат твърде много вниманието върху вътрешната времезакъснение между pipelined регистри в FPGA, тъй като данните ще бъдат заловени никакъв начин, ако искаме организира регистри в FPGA правилно.
Мислите ли, че съм прав?
|
|
| Върнете се в началото | |
|
echo47
Регистриран на: 07 Apr 2002
Мнения: 4206
Подпомогнат: 566
| 05 Jul 2007 10:38 FPGA dff | | |
|
| Някои Xilinx РРОА също така специален двоен размер на данни (DDR) провали в IOBs. Те имат две часовници.
Ако вашият проект е синхронизирана и използва само един часовник, тогава може би всичко, което е нужно е ограничение часовник СРОК. Тогава вашият софтуер автоматично ще извършва и пътя на логиката, че отговарят на настройка и задръжте изисквания на всички провали (или може да се оплаче, че не могат да отговарят на вашите ограничения). За по-сложни проекти и за критични I / O времето, може да се наложи допълнителни ограничения на времето.
Вашият времедиаграма данни показва, променящите се едновременно с CLK. Пазете се от възможност за настройка / задръжте нарушения. |
|
| Върнете се в началото | |
|
nxtech
Регистриран на: 13-ти юни 2007
Мнения: 257
Подпомогнат: 15
Местоположение: те гледам!
| 05 Jul 2007 15:14 DDR флопа часовници Xilinx | | |
|
| Краткият отговор на вашия въпрос по отношение на Xilinx РРОА е "да" на ФР в РРОА е DFF. Вие обаче не може винаги просто да игнорираш времето компонент, свързан с тези устройства.
Един добър пример за това е разликата между "Спартан 2 семейни и Virtex 5. И двете са РРОА и двете са FFS, но трябва да гледам в основен елемент на тези устройства. На парче, както си спирал в Xilinx е различно между тези за familys и ще имат различно време за една и съща част от код.
Вие винаги трябва да бъде осведомен за времето си да FFS дали Г тип или не. Само погледнете на резени от двете familys споменах по-горе, за да видите какъв вид на логиката на тези постъпления. Ако това не ви покаже, че все още трябва да обърнат внимание на ФР времето дали сте pipelining тях или не, тогава всички мога да кажа е добър късмет.
За справка информация за това, което аз говоря за виж стр. 11 от пълния фиш "Спартан 2 семейни и страници, 157, 158, & 161 от Virtex 5 потребители ръководство.
Е |
|
| Върнете се в началото | |
|
EDA_hg81
Регистриран на: 25-ти ноември 2005 г
Мнения: 379
| 05 Jul 2007 15:27 FPGA г флип флоп | | |
|
| | Благодаря на всички ви много. |
|
| Върнете се в началото | |
|
abhijeetmilu
Регистриран на: 05 Jul 2007
Мнения: 1
| 05 Jul 2007 17:21 FPGA флип lfop | | |
|
| | EDA_hg81 написа: | | Благодарности |
ако искам Дж. или ее Т вътре ми FPGA тогава как аз ще дизайн за това. |
|
| Върнете се в началото | |
|
deepu_s_s
Регистриран на: 24-ти март 2007
Мнения: 329
Подпомогнат: 13
| 05 Jul 2007 17:33 DDR флип флоп на FPGA | | |
|
| Здрасти!
U Ур напишете собствен код за флип флоп Дж. в някоя от HDL. Мисля, че ще "подскаже някои FPGA логика комби и я прибавете към DFF да го превърне в Джоан.
Поправи ме ако греша
благодарности и regads
Дийпак |
|
| Върнете се в началото | |
|
