PLD, SPLD, GAL, CPLD, FPGA Дизайн - програмируема логика, изпълнението, FPGA, xilinx, Алтера, кипарис, atmel, vhdl, cpld, plds

PLD, SPLD, GAL, CPLD, FPGA Дизайн Простите и сложните Програмируеми Логически устройства от Алтера, кипарис, Xilinx. Поле Програмируеми Gate Array. Устройство специфични VHDL / Verilog / SystemC въпроси. Tags: xilinx FPGA, FPGA изпълнение, FPGA vhdl, cpld, plds, pld логика, vhdl, verilog, vlsi, Алтера, кипарис, Xilinx, atmel, програмируема логика, Водещ: Супер Модератори		Гото страница 1, 2, 3 ... 223, 224, 225 Следваща Отиди на страница:
Публикувате нови теми	EDAboard.com Форуми -> PLD, SPLD, GAL, CPLD, FPGA Дизайн	Търсене: Маркирай всички теми, четете

	Отговори	Автор	Прегледи	Последно мнение
Съобщение: ВСИЧКО Е-книги ще бъдат изтрити! Потребителите ще бъде предупреден!	0	klug	3132	21 март 2007 22:21 klug
Съобщение: Verilog срещу VHDL	0	FORUM_RULES	10693	23 ноември 2004 20:50 FORUM_RULES
Изходна Забавяне проблем за 32 битов продукция ( 50 точки за Sol)	7	khamitkar.ravikant	804	12 май 2009 8:40 galt_roark
VHDL Функция за намиране ефективен набор от подписана Векторни	2	omara007	45	20 май 2009 година 22:36 omara007
Нови идеи за проекти	2	Mkanimozhi	27	20 май 2009 година 20:16 DoraSzasz
SystemC	1	mani45	30	20 май 2009 година 19:33 pini_1
SystemC ползване - компилация за Hard-и софтуер?	2	ruschi	108	20 май 2009 година 19:29 pini_1
@ ltera Max7000 (без "А") сериали, програмист.	0	Gigillo74	18	20 май 2009 година 15:25 Gigillo74
Дъмпингов памет от Verilog да VHDL	0	karper1986	12	20 май 2009 година 14:10 karper1986
Часовник задача от Verilog да VHDL	0	karper1986	21	20 май 2009 година 13:39 karper1986
Newbie въпрос - простата логика устройство	1	mrhamada	57	20 май 2009 година 9:56 LoomVortex
М1-SYSMGMT-DEV-KIT: Комуникацията между Синтез-ProAsic	5	LoomVortex	87	20 май 2009 година 9:36 LoomVortex
Как мога да се опише един мултиплициращ използвайки ROM в VHDL?	0	yan25	24	20 май 2009 година 8:59 yan25
Въведение в Място и Път дизайн в VLSIs До Патрик	0	shitansh	33	20 май 2009 година 8:53 shitansh
грешка в ISE10.1, но не в ISE6.2	0	ahmadagha23	9	20 май 2009 година 7:09 ahmadagha23
Помогнете ми за SDIO	3	alpacinoliu	150	20 май 2009 година 4:59 alpacinoliu
Можем ли да използвате Labview с spartan 3A	3	електронен-р инж.	201	19 май 2009 23:31 електронен-р инж.
I2C старт и стоп откриване	3	vipulsinha	63	19 май 2009 23:30 RBB
DLX процесор	1	Mkanimozhi	96	19 май 2009 19:54 karper1986
Шум Филтриране на FPGA на поточно видео	0	ombadei	57	19 май 2009 13:28 ombadei
VHDL & Verilog сравнение	4	elcielo	697	19 май 2009 9:43 pini_1
Променливи в VHDL [ Гото страница: 1, 2]	35	ombadei	600	19 май 2009 9:23 FvM
Помощ, основни vhdl държавната машина с връзката 2	7	nicklas_a74	177	19 май 2009 7:52 nand_gates
Къде мога да намеря VPB автобус спецификация?	0	kel8157	6	19 май 2009 7:49 kel8157
VHDL - часовник нараства и попадащи ръба affectation	2	n3utr0	123	19 май 2009 7:40 kvingle
се нуждаят от изясняване Xilinx ISE	4	senthilnathan.rajesh	150	19 май 2009 7:27 omara007
Xilinx XST синтез е процес, като tooooo дълго!	0	omara007	30	19 май 2009 4:21 omara007
PS2 клавиатура четене VHDL	3	r0nald	78	19 май 2009 1:53 r0nald
Как мога да се опише един мултиплициращ използвайки ROM в VHDL?	0	yan25	24	18 май 2009 21:20 yan25
Моля те, помогни ми! Verilog проблеми .... в Xilinx	2	DoraSzasz	51	18 май 2009 19:19 DoraSzasz
FPGA Входно	0	roddyalan	27	18 май 2009 16:31 roddyalan
Пулс Generator Проблем	5	Ръбовете	213	18 май 2009 9:42 Ръбовете
Поредният дизайн в VHDL	1	abeltyukov	60	18 май 2009 6:24 ahmedalzaabi
Как да зареже heirarchical структура използвайки VCS?	0	MohEllayali	63	17 май 2009 19:54 MohEllayali
производство на FPGA netlist в портата ниво?	2	lt.data	108	17 май 2009 17:23 FvM
FPGA изпълнение на функцията добив модул от изображения	0	varunmalhotra	63	17 май 2009 3:40 varunmalhotra
Trouble използвайки Spartan 3A Начално Кит и USB кабел за JTAG	0	armed23ogm	69	17 май 2009 3:12 armed23ogm
verilog код	0	dody_fadel	69	16 май 2009 21:34 dody_fadel
Как мога да се опише един мултиплициращ използвайки ROM, в VHDL?	0	yan25	27	16 май 2009 17:41 yan25
SATA PHY чип	19	cheesent	3231	16 май 2009 17:20 iso12
свържете Virtex-5 FPGA да TMS320C6474 DSP чрез RapidIO, SRIO ...	1	a.nemati	108	15 май 2009 16:26 Flemming_Sundance
Modelsim 6.5a & 6.3c PE студент Edition	0	veiledcavalier	84	15 май 2009 12:00 veiledcavalier

	EDAboard.com Форуми -> PLD, SPLD, GAL, CPLD, FPGA Дизайн	Всички времена са GMT 2 Часа Гото страница 1, 2, 3 ... 223, 224, 225 Следваща Отиди на страница:
Страница 1 от 225

Направо към:

	Нови постове			Няма нови постове			Обявяване
	Има нови мнения [Популярни]			Няма нови мнения [Популярни]